芯東西3月3日消息，全球三大芯片制造商英特爾(er)、臺積電、三星，封測龍頭日月光，以及x86和Arm生態的(de)(de)頂尖芯片設計公(gong)司AMD、Arm、高通(tong)，谷歌(ge)云、微(wei)軟、Meta等(deng)科技巨頭強強聯手，推出(chu)了(le)一個全新的(de)(de)通(tong)用芯片互連標(biao)準——UCIe！
該標準專為chiplet（又(you)名芯(xin)粒、小芯(xin)片(pian)(pian)）而(er)生，希望為封裝(zhuang)創新構(gou)建一個(ge)開放(fang)的(de)(de)chiplet生態系統，不(bu)(bu)僅(jin)簡化所有(you)相(xiang)關環節的(de)(de)流程(cheng)(cheng)，而(er)且(qie)提供跨(kua)芯(xin)片(pian)(pian)制造(zao)(zao)商、跨(kua)制程(cheng)(cheng)節點的(de)(de)芯(xin)片(pian)(pian)產(chan)品，讓不(bu)(bu)同制造(zao)(zao)商的(de)(de)chiplet之間的(de)(de)互通(tong)混搭成(cheng)為可能。
一、發展chiplet互連標準是大勢所趨
如(ru)今，經過多(duo)年(nian)磨礪后(hou)，這(zhe)一技術終于迎來里程(cheng)碑時刻——英(ying)特爾、AMD、Arm、日(ri)月光、谷(gu)歌云、微軟、Meta、高通、三星，臺積電(dian)聯合起(qi)來，正在打(da)造(zao)一個(ge)新的開放芯片互(hu)連標(biao)準UCIe，且(qie)UCIe 1.0規范現已發(fa)布。
值得注意的是，英偉達(da)并未出現在這個聯盟的成(cheng)員(yuan)名單(dan)中，我們也(ye)暫未看到(dao)RISC-V的身影。
一、發展chiplet互連標準是大勢所趨
在摩(mo)爾定律日漸式微的背景下，芯(xin)片制造商正(zheng)努(nu)力(li)應對日益困難的規(gui)模問題，通(tong)過降低成(cheng)本、在單(dan)個封裝中使用不同類型的工藝節點等方法來繼(ji)續(xu)優化(hua)芯(xin)片，能縮短整體芯(xin)片開(kai)發(fa)生產流(liu)程、降低成(cheng)本的chiplet漸漸走向主流(liu)。
借助(zhu)(zhu)chiplet技術，一(yi)個大(da)型芯片(pian)不需(xu)要全部使(shi)用昂貴的7nm、5nm等先進制(zhi)(zhi)程(cheng)，而是(shi)可以根據自身需(xu)求，混合搭配由(you)多(duo)個芯片(pian)制(zhi)(zhi)造(zao)商、多(duo)個制(zhi)(zhi)程(cheng)節(jie)點制(zhi)(zhi)造(zao)的芯片(pian)模塊(kuai)，將它(ta)們(men)封裝在(zai)一(yi)起(qi)。這樣既有助(zhu)(zhu)于提高效率(lv)，又減少了經濟負擔。
對性能與效率的追(zhui)求，也驅使人(ren)們對chiplet產生持續的興趣(qu)。PCIe按(an)照芯(xin)片標準(zhun)來(lai)看偏慢(man)，延(yan)(yan)遲較高，且數據(ju)傳輸能耗偏高，因(yin)此芯(xin)片制造商(shang)希(xi)望將更多功能集成到芯(xin)片中(zhong)來(lai)降低延(yan)(yan)遲和(he)功耗。
如果(guo)用chiplet實現，這或(huo)許能將(jiang)(jiang)性能提(ti)高20倍(bei)以上，或(huo)者將(jiang)(jiang)功(gong)耗降為原來的1/20。
然(ran)而(er)chiplet之間缺乏標準(zhun)化(hua)(hua)的連接(jie)，市面(mian)上有大量定制的專有互連，現(xian)(xian)代(dai)芯片(pian)很難實現(xian)(xian)與其(qi)他設(she)計即插即用。此外，芯片(pian)設(she)計和互連的標準(zhun)化(hua)(hua)確認（validation）和驗證（verification）長期欠缺，使得(de)芯片(pian)生態系統無(wu)法(fa)實現(xian)(xian)。
這就是UCIe聯盟想要做的事——實現(xian)chiplet（如核心、內存和I/O）之間的標準化連接。
二、分層協議，支持2D和2.5D封裝
UCIe是一(yi)個(ge)分層(ceng)協議(yi)，包含(han)物(wu)理(li)層(ceng)、Die-to-Die適配器和協議(yi)層(ceng)。
如(ru)上圖所示，物理層可由來自多家(jia)公司(si)所有(you)類型的當前封裝選項組成，包括(kuo)2D封裝、2.5D封裝，如(ru)英特爾EMIB、臺(tai)積(ji)電CoWoS、日月光FoCoS-B等方法。該標準未來也(ye)將擴展至(zhi)3D封裝互連(lian)。
在物(wu)理層，其初(chu)始規范列出了芯(xin)片將用于(yu)相互(hu)通信的電子信號標(biao)(biao)準、lane數量(liang)、凸塊間距（bump pitch，連接密(mi)度(du)）和溝(gou)道長度(du)等(deng)指標(biao)(biao)。只要(yao)一個(ge)chiplet符合標(biao)(biao)準，那么它就能(neng)與(yu)另一個(ge)UCIe芯(xin)片互(hu)通。
UCIe 1.0規(gui)范有兩(liang)個性能(neng)/復雜度標準級別。
“標準封裝”級規范是(shi)為使用傳(chuan)統有(you)機襯底的低帶(dai)寬器(qi)件(jian)設(she)計(ji)的。這些部件(jian)將使用多達16個(ge)(ge)lane、100μm+凸塊間距以及擴展的溝(gou)道長度。這就像在一個(ge)(ge)當代PCIe鏈(lian)路(lu)上(shang)連接兩個(ge)(ge)設(she)備，但是(shi)把它(ta)們放置(zhi)得非常(chang)非常(chang)近。
“先進封裝”級規范涵(han)蓋了(le)EMIB和InFO等所(suo)有基(ji)于高密度(du)硅橋的(de)技術，要(yao)求在25μm~55μm范圍內(nei)的(de)更(geng)(geng)小凸塊間距。由于密度(du)更(geng)(geng)大(da)，每個cluster需要(yao)4倍的(de)lane，且溝道長度(du)小于2mm。
UCIe的(de)(de)推廣者(zhe)認為，如(ru)果采(cai)用目前的(de)(de)45μm凸塊(kuai)間距技術，先進封裝(zhuang)裝(zhuang)置將(jiang)能提(ti)供高達1.3TB/s/mm的(de)(de)shoreline（線性）帶寬(kuan)。也(ye)就是說，每秒1.3TB的(de)(de)數據可(ke)以通(tong)過1mm的(de)(de)芯片邊(bian)緣。
性能(neng)最高的設(she)備通常都是將盡可能(neng)多(duo)的低延遲(chi)帶寬塞進(jin)盡可能(neng)小的區(qu)域(yu)，但大多(duo)數設(she)計(ji)(ji)(ji)不需要這種級(ji)別的性能(neng)，故(gu)而設(she)計(ji)(ji)(ji)者可以(yi)使用多(duo)種手段來定制設(she)計(ji)(ji)(ji)。因此，下(xia)圖中“關鍵指標(biao)目(mu)標(biao)”部分將因不同的設(she)計(ji)(ji)(ji)選擇(ze)而異(yi)。
在開放計算項(xiang)目（Open Compute Project），BoW（Bunch of Wires）規范也可被(bei)視(shi)作(zuo)UCIe的一個對(dui)手。
三、借助PCIe和CXL標準，還能用于芯片外的連接
新(xin)UCIe互連的(de)外觀(guan)和(he)操作類似于(yu)on-die連接，同時還支持與其他組件的(de)off-die連接。這些設計甚至可(ke)以為機架(jia)規模(mo)的(de)設計提供足(zu)夠低的(de)延遲和(he)足(zu)夠高(gao)的(de)帶寬。
在協議層，芯片制造商有幾種不同選擇。
UCIe的(de)官(guan)方(fang)標準協(xie)議是(shi)成熟的(de)PCIe和開放的(de)CXL（Compute eXpress Link，由英特爾發(fa)起）。
PCIe協議可(ke)(ke)提供廣泛的(de)互操作性和靈活性，已經成為各(ge)種其他技術(shu)的(de)支柱；CXL則(ze)可(ke)(ke)用(yong)于(yu)更高(gao)(gao)級的(de)低延遲/高(gao)(gao)吞吐量連(lian)接，如內存（cxl.mem）、I/O（cxl.io）以及(ji)GPU和ASIC（cxl.cache）等加速器。
客戶和芯片制造商都可以利用(yong)他們在PCIe/CXL上的現有(you)軟件(jian)投資，進(jin)一步簡化開(kai)發(fa)過程，并更快地(di)推出(chu)符合UCIe標準的芯片。此外，聯盟(meng)發(fa)起方(fang)已明確表示，UCIe不會局限于PCIe/CXL，其未來(lai)版本可能會添加其他協(xie)議。
與其他連接標(biao)準(zhun)（如USB、PCIe和(he)NVMe）一樣，UCIe標(biao)準(zhun)希望實現無處(chu)不在(zai)和(he)通(tong)用，同時為芯片連接提(ti)供(gong)卓(zhuo)越的功率和(he)性(xing)能指標(biao)。
UCIe的初(chu)始版本來(lai)自英(ying)特爾(er)，過(guo)去(qu)幾(ji)十年，英(ying)特爾(er)主導(dao)開(kai)發了幾(ji)種頗受關(guan)注的開(kai)放(fang)互連技術，包括USB、PCIe、和Thunderbolt 3等(deng)等(deng)。英(ying)特爾(er)之(zhi)前也(ye)為其EMIB使用(yong)了AIB（Advanced Interconnect Bus）和UIB兩種協議(yi)。
在(zai)此(ci)前試圖(tu)培(pei)養標準(zhun)(zhun)化的芯片(pian)生態系(xi)統時，英特爾(er)發布免版(ban)稅(shui)的開源AIB互連標準(zhun)(zhun)，但這沒有(you)獲得足夠(gou)的行業吸引(yin)力。相(xiang)比之下(xia)，CXL當(dang)前已被廣(guang)泛采用(yong)，因(yin)此(ci)將(jiang)其與UCIe一(yi)起使用(yong)更有(you)意義。
不過，UCIe和(he)AIB并非天生(sheng)兼容（特(te)(te)殊(shu)的(de)子集設計可以同時支(zhi)持兩者(zhe)），因此(ci)，雖然(ran)英特(te)(te)爾(er)將繼續全力(li)支(zhi)持當(dang)前的(de)AIB實(shi)現，但(dan)它(ta)將停止所(suo)有進一步的(de)開(kai)發并遷(qian)移到UCIe。該標準規范還包括(kuo)一個Retimer設計，它(ta)可以將連(lian)(lian)接擴展至芯片封裝之外，實(shi)現與(yu)內存池(chi)、計算和(he)加速器資(zi)源等其(qi)他組件的(de)光學和(he)電氣連(lian)(lian)接。
UCIe聯盟設想了這種互連最終能實(shi)現(xian)芯(xin)片行業(ye)幾十(shi)年(nian)來一(yi)直在努力構建的(de)(de)足(zu)夠量的(de)(de)機架級分(fen)散系統。Die-to-Rack連接可以使(shi)用本地(di)CXL進行PCIe通(tong)信（無需(xu)轉換），可能最終提供此類設計所需(xu)的(de)(de)延遲和(he)帶寬，如(ru)有需(xu)要，還可使(shi)用其他(ta)類型的(de)(de)協議。
在開(kai)放計算項目(mu)（Open Compute Project），BoW（Bunch of Wires）規(gui)范也可被視(shi)作UCIe的一個對手。
BoW規范(fan)同樣(yang)旨(zhi)在使芯片設(she)計大眾化，并擁有令人印象深(shen)刻(ke)的(de)(de)性能規格，但它沒有那么靈活。例(li)如(ru)，BoW提供的(de)(de)能效范(fan)圍是0.7~0.5pJ/bit（每(mei)位Picojoules），而(er)UCIe提供的(de)(de)支持0.5~0.25pJ/bit，這(zhe)可(ke)能因使用(yong)的(de)(de)制程節(jie)點(dian)而(er)異。
BoW支持固定的16GT/s，而(er)UCIe是可配置的，可擴展至32GT/s。UCIe在(zai)其他指標方面也領先，如Shoreline帶寬(kuan)密度（1280Gbps vs 3.8Tb/s），且僅限(xian)于MCP封(feng)裝，而(er)UCIe可以支持大多數2D和2.5D封(feng)裝選項。
結語：UCIe剛剛起步，但發起者已經看向未來
總體來說，UCIe規范(fan)旨在使(shi)封裝(zhuang)互(hu)連(lian)看起來盡(jin)可(ke)能類(lei)似于on-die互(hu)連(lian)，同時提供大量(liang)選項(xiang)，幾乎可(ke)以(yi)實現所需的(de)任(ren)何類(lei)型(xing)的(de)性能或封裝(zhuang)技(ji)術。
標準化互連(lian)是提(ti)高(gao)任何(he)設備更廣泛(fan)的(de)驗證、合規(gui)性(xing)和(he)互操作性(xing)的(de)第一步，而(er)半導體行(xing)業長期缺少被廣泛(fan)接受的(de)芯片確認、驗證和(he)資格認證流程。UCIe聯盟非(fei)常關注這(zhe)些方(fang)面，初始UCIe 1.0規(gui)范有一章專(zhuan)門針對驗證和(he)內(nei)置(zhi)功能來(lai)幫助這(zhe)些工(gong)作。
UCIe聯盟(meng)的強(qiang)大成員公司們(men)(men)將開始開發下一代(dai)UCIe技術(shu)，包括定義chiplet form factor、管理、增強(qiang)安全性和其他基本(ben)協(xie)議。他們(men)(men)還在尋找更(geng)多的成員加入(ru)，以期(qi)加速改變行業交付新產品的方式。
新標準不僅以開放(fang)的方式提(ti)供，而且其相關(guan)公司將在今年(nian)晚些時候成立一(yi)個(ge)正式的聯(lian)盟集團來管理并進一(yi)步發展(zhan)UCIe。
