芯東西3月3日消息，全球三大芯片制(zhi)造商英(ying)特爾、臺(tai)積電(dian)、三星，封測龍頭日月光，以及x86和(he)Arm生態的頂(ding)尖芯片(pian)設計(ji)公(gong)司(si)AMD、Arm、高通(tong)，谷歌云、微軟(ruan)、Meta等科技(ji)巨頭強(qiang)強(qiang)聯手，推出了一個(ge)全新的通(tong)用(yong)芯片(pian)互連標(biao)準——UCIe！
該(gai)標準專為(wei)(wei)chiplet（又名(ming)芯(xin)粒(li)、小芯(xin)片）而(er)生(sheng)，希望為(wei)(wei)封裝創(chuang)新構建一個開放的chiplet生(sheng)態(tai)系(xi)統，不僅簡化(hua)所(suo)有(you)相關環節的流程，而(er)且提供(gong)跨芯(xin)片制造(zao)商、跨制程節點的芯(xin)片產品，讓不同制造(zao)商的chiplet之間的互(hu)通混搭成為(wei)(wei)可能。
一、發展chiplet互連標準是大勢所趨
如(ru)今(jin)，經過多(duo)年磨礪后(hou)，這(zhe)一技術終于迎(ying)來(lai)(lai)里(li)程碑時刻——英特爾、AMD、Arm、日月光、谷歌云、微軟(ruan)、Meta、高(gao)通(tong)、三星，臺積電聯合起來(lai)(lai)，正在打造一個新的開(kai)放芯片互連(lian)標準UCIe，且(qie)UCIe 1.0規范(fan)現已(yi)發布(bu)。
值得注意的(de)是(shi)，英偉達并(bing)未(wei)出(chu)現在這個聯盟(meng)的(de)成員名單中，我們也暫未(wei)看到RISC-V的(de)身影。
一、發展chiplet互連標準是大勢所趨
在摩爾定(ding)律日漸式微的背景下，芯(xin)片制造商正努力應對日益困難的規模問題，通過降(jiang)低成本、在單個封(feng)裝中使用不(bu)同類型的工藝節(jie)點等方法來(lai)繼(ji)續優化芯(xin)片，能縮短整體芯(xin)片開發生產流程、降(jiang)低成本的chiplet漸漸走(zou)向主流。
借(jie)助(zhu)(zhu)chiplet技術，一(yi)個大型芯(xin)片不需要(yao)全部使用昂(ang)貴(gui)的(de)(de)7nm、5nm等先進制(zhi)(zhi)程(cheng)，而是可(ke)以根據自(zi)身需求，混合(he)搭配由多(duo)個芯(xin)片制(zhi)(zhi)造商(shang)、多(duo)個制(zhi)(zhi)程(cheng)節點制(zhi)(zhi)造的(de)(de)芯(xin)片模塊，將它(ta)們封裝(zhuang)在一(yi)起。這樣既有助(zhu)(zhu)于提高效率，又減少了(le)經(jing)濟負擔。
對(dui)性能(neng)與效率的(de)追求，也驅(qu)使(shi)人們對(dui)chiplet產生持續的(de)興趣。PCIe按照芯(xin)片(pian)(pian)標準來看偏(pian)慢，延遲較高，且數據(ju)傳輸(shu)能(neng)耗偏(pian)高，因此(ci)芯(xin)片(pian)(pian)制造商希望(wang)將更多功(gong)能(neng)集成到芯(xin)片(pian)(pian)中(zhong)來降低延遲和功(gong)耗。
如果(guo)用chiplet實現，這或許(xu)能(neng)將性(xing)能(neng)提高20倍以上，或者將功耗降為原來(lai)的1/20。
然而chiplet之間缺乏標準化的(de)(de)連(lian)接(jie)，市面上(shang)有大量(liang)定制(zhi)的(de)(de)專有互(hu)連(lian)，現(xian)代芯片(pian)(pian)很難實現(xian)與其他設計(ji)即(ji)插(cha)即(ji)用。此外，芯片(pian)(pian)設計(ji)和互(hu)連(lian)的(de)(de)標準化確認（validation）和驗(yan)證（verification）長期(qi)欠缺，使(shi)得芯片(pian)(pian)生態(tai)系(xi)統無法實現(xian)。
這就是UCIe聯(lian)盟想要做的(de)事——實現chiplet（如核心、內存和(he)I/O）之間的(de)標準(zhun)化(hua)連接。
二、分層協議，支持2D和2.5D封裝
UCIe是(shi)一個分層協議，包含物理層、Die-to-Die適配器和協議層。
如上圖所示，物理(li)層可由(you)來自多(duo)家公(gong)司所有類型的(de)當前封(feng)裝(zhuang)(zhuang)選項(xiang)組成，包括(kuo)2D封(feng)裝(zhuang)(zhuang)、2.5D封(feng)裝(zhuang)(zhuang)，如英特爾EMIB、臺積電(dian)CoWoS、日月(yue)光FoCoS-B等方法。該(gai)標準未來也將擴展至3D封(feng)裝(zhuang)(zhuang)互連。
在物(wu)理層，其初始規范列出(chu)了芯(xin)片(pian)將(jiang)用于(yu)相(xiang)互(hu)通信(xin)的電子(zi)信(xin)號標準、lane數(shu)量、凸塊(kuai)間距（bump pitch，連接密度）和溝(gou)道(dao)長度等指(zhi)標。只要(yao)一(yi)個chiplet符合標準，那(nei)么它就能與另(ling)一(yi)個UCIe芯(xin)片(pian)互(hu)通。
UCIe 1.0規(gui)范有兩個性能/復雜度標準級別。
“標(biao)準封(feng)裝”級規(gui)范是為使(shi)用傳統有機襯底的(de)低(di)帶寬器件設計的(de)。這(zhe)(zhe)些部件將使(shi)用多達16個lane、100μm+凸塊間(jian)距以及擴展(zhan)的(de)溝道(dao)長度(du)。這(zhe)(zhe)就(jiu)像在一個當代PCIe鏈(lian)路上(shang)連接兩個設備，但是把它們(men)放(fang)置(zhi)得非(fei)(fei)常非(fei)(fei)常近。
“先進封裝”級(ji)規范涵(han)蓋(gai)了EMIB和(he)InFO等所有基(ji)于高密(mi)(mi)度硅橋(qiao)的技術，要求在25μm~55μm范圍(wei)內(nei)的更(geng)小凸(tu)塊間距。由于密(mi)(mi)度更(geng)大(da)，每個cluster需(xu)要4倍(bei)的lane，且溝(gou)道長度小于2mm。
UCIe的(de)(de)推(tui)廣者(zhe)認為(wei)，如果采用(yong)目前的(de)(de)45μm凸塊間距技術，先(xian)進封裝裝置將能提(ti)供高(gao)達1.3TB/s/mm的(de)(de)shoreline（線性）帶寬。也就是說，每秒1.3TB的(de)(de)數據可以通過1mm的(de)(de)芯片(pian)邊(bian)緣(yuan)。
性能(neng)最(zui)高的(de)(de)設備通(tong)常(chang)都是將(jiang)盡可能(neng)多的(de)(de)低延(yan)遲帶寬塞進盡可能(neng)小的(de)(de)區(qu)域，但大多數設計不需要這(zhe)種級(ji)別的(de)(de)性能(neng)，故而(er)設計者可以使用多種手段來定制設計。因此，下圖中“關鍵指標目標”部分(fen)將(jiang)因不同的(de)(de)設計選擇而(er)異。
在開放(fang)計算(suan)項(xiang)目（Open Compute Project），BoW（Bunch of Wires）規范也可被視(shi)作UCIe的一個(ge)對手。
三、借助PCIe和CXL標準，還能用于芯片外的連接
新UCIe互連的外觀和操作類似于(yu)on-die連接(jie)(jie)，同(tong)時(shi)還支(zhi)持(chi)與其他組件的off-die連接(jie)(jie)。這些設(she)計甚至可以(yi)為機架(jia)規模的設(she)計提供足(zu)夠低的延(yan)遲和足(zu)夠高的帶寬(kuan)。
在(zai)協議層，芯片制造商(shang)有幾種不同選擇。
UCIe的(de)(de)(de)官方(fang)標(biao)準協(xie)議(yi)是(shi)成熟的(de)(de)(de)PCIe和開放的(de)(de)(de)CXL（Compute eXpress Link，由英特(te)爾發起(qi)）。
PCIe協議可提供廣泛的(de)互(hu)操作(zuo)性和靈活性，已經成為各(ge)種其他技(ji)術(shu)的(de)支柱；CXL則可用于更(geng)高(gao)級的(de)低延遲/高(gao)吞吐量(liang)連(lian)接，如內存（cxl.mem）、I/O（cxl.io）以及GPU和ASIC（cxl.cache）等加速器(qi)。
客(ke)戶和芯(xin)片制(zhi)造商都可以利用(yong)他們在PCIe/CXL上(shang)的(de)現有軟件投資，進(jin)一步簡化開(kai)發(fa)過程，并更(geng)快地推出符合UCIe標(biao)準的(de)芯(xin)片。此外，聯(lian)盟(meng)發(fa)起方已(yi)明(ming)確表示，UCIe不會局(ju)限于PCIe/CXL，其(qi)未來版(ban)本(ben)可能會添加其(qi)他協議(yi)。
與其他連(lian)接(jie)標準(zhun)（如USB、PCIe和(he)NVMe）一樣，UCIe標準(zhun)希望實(shi)現無處不(bu)在和(he)通用，同時為(wei)芯片連(lian)接(jie)提供(gong)卓越的功率和(he)性能指(zhi)標。
UCIe的初始(shi)版本來自英特(te)(te)爾(er)，過去幾十(shi)年，英特(te)(te)爾(er)主導開發了幾種頗受(shou)關(guan)注(zhu)的開放互連技(ji)術，包括USB、PCIe、和Thunderbolt 3等等。英特(te)(te)爾(er)之前也為(wei)其(qi)EMIB使用了AIB（Advanced Interconnect Bus）和UIB兩(liang)種協議。
在此前試圖(tu)培養(yang)標準(zhun)化(hua)的(de)芯片生態系統(tong)時，英特爾(er)發布免版稅的(de)開源(yuan)AIB互(hu)連(lian)標準(zhun)，但這沒有(you)(you)獲得足(zu)夠的(de)行業吸引力。相比之下(xia)，CXL當前已被廣泛采用，因此將其與(yu)UCIe一(yi)起使用更有(you)(you)意(yi)義。
不過，UCIe和AIB并非天(tian)生兼容(rong)（特(te)殊的(de)(de)子集(ji)設計(ji)可以同時支(zhi)持兩者），因此，雖然英特(te)爾將(jiang)繼續(xu)全力支(zhi)持當前的(de)(de)AIB實現，但它將(jiang)停(ting)止所有進一步的(de)(de)開發并遷移到UCIe。該(gai)標(biao)準規范還包括一個Retimer設計(ji)，它可以將(jiang)連接擴(kuo)展至芯片封裝之外，實現與(yu)內存池(chi)、計(ji)算和加速器(qi)資源等其他組件的(de)(de)光學和電(dian)氣連接。
UCIe聯盟設想了這種互連最終(zhong)(zhong)能實現芯片行業(ye)幾(ji)十年來一直在努力構建的(de)(de)足夠量(liang)的(de)(de)機架級(ji)分(fen)散系統。Die-to-Rack連接可(ke)(ke)以使(shi)用本地CXL進行PCIe通信（無(wu)需(xu)轉換），可(ke)(ke)能最終(zhong)(zhong)提供此類(lei)設計(ji)所需(xu)的(de)(de)延遲和帶(dai)寬，如有需(xu)要，還可(ke)(ke)使(shi)用其他類(lei)型(xing)的(de)(de)協議。
在開放計算項目（Open Compute Project），BoW（Bunch of Wires）規(gui)范也可被視作UCIe的一個(ge)對手(shou)。
BoW規范同樣旨(zhi)在使芯片設計大(da)眾化，并擁有(you)令人印象(xiang)深刻的(de)(de)性能規格，但它(ta)沒(mei)有(you)那么靈(ling)活。例如，BoW提(ti)供的(de)(de)能效范圍是0.7~0.5pJ/bit（每(mei)位Picojoules），而UCIe提(ti)供的(de)(de)支持0.5~0.25pJ/bit，這可能因使用的(de)(de)制程節(jie)點而異。
BoW支持固定的(de)16GT/s，而(er)UCIe是可(ke)配置的(de)，可(ke)擴(kuo)展至32GT/s。UCIe在其(qi)他指標方面也領先，如Shoreline帶寬密度（1280Gbps vs 3.8Tb/s），且(qie)僅限于MCP封裝，而(er)UCIe可(ke)以支持大多(duo)數2D和2.5D封裝選項。
結語：UCIe剛剛起步，但發起者已經看向未來
總體來說，UCIe規范旨在使封(feng)裝互連(lian)看起來盡可(ke)能類似(si)于on-die互連(lian)，同(tong)時(shi)提(ti)供(gong)大(da)量選項(xiang)，幾乎可(ke)以實現(xian)所需的任何類型的性能或(huo)封(feng)裝技術。
標準化互連(lian)是提高(gao)任(ren)何設備更(geng)廣泛的驗(yan)(yan)證(zheng)、合規性和互操作性的第一步，而半導體(ti)行業長期缺(que)少被廣泛接(jie)受的芯片確認、驗(yan)(yan)證(zheng)和資格(ge)認證(zheng)流程。UCIe聯盟非常(chang)關注這些方面，初始UCIe 1.0規范有(you)一章專門針(zhen)對(dui)驗(yan)(yan)證(zheng)和內(nei)置功能來幫助這些工作。
UCIe聯盟(meng)的(de)(de)強(qiang)大(da)成(cheng)員公司(si)們(men)將開始(shi)開發(fa)下一(yi)代UCIe技術，包括定義(yi)chiplet form factor、管理、增強(qiang)安全(quan)性(xing)和其他基(ji)本協議。他們(men)還(huan)在尋找更(geng)多的(de)(de)成(cheng)員加(jia)入，以期(qi)加(jia)速(su)改變行業交付(fu)新產品的(de)(de)方式。
新標(biao)準不僅以(yi)開(kai)放的(de)(de)方式(shi)(shi)提供，而且其相關公(gong)司將(jiang)在今年晚些時候成(cheng)立(li)一個正式(shi)(shi)的(de)(de)聯盟集(ji)團來管理并(bing)進一步發展UCIe。
