Rambus 剛剛發布了新一代 PCIe 6.0 接口子系統，旨在為下一代高性能數據中心和 AI SoC 解決方案提供鼎力支持。作為一家業內領先的芯片與硅(gui) IP 供應商(shang)，Rambus 致力(li)于讓(rang)數據更(geng)(geng)快、更(geng)(geng)安全。而今日隆重推出的 PCIe Express 6.0 PHY 和(he)控制(zhi)器 IP，還(huan)包含了對最(zui)新的 CXL 3.0 連接規(gui)范的支(zhi)持。
(來自：Rambus Press Releases)
Rambus 接(jie)口 IP 總經(jing)理 Scott Houghton 表示：
人工智能(AI)/ 機器(qi)學習(ML)和數據密(mi)集型工作(zuo)負載(zai)的(de)快速發(fa)展(zhan)，正在推動數據中心架(jia)構(gou)的(de)持續發(fa)展(zhan)，同時也對性能(neng)水(shui)平提出了更(geng)高的(de)要(yao)求(qiu)。
Rambus PCIe 6.0 接口子(zi)系統可(ke)滿足下一代(dai)數據中心(xin)所需的性(xing)能要求，且具有一流(liu)的延(yan)遲(chi)、功耗(hao)、面(mian)積和安(an)全性(xing)。
規(gui)格方(fang)面(mian)，Rambus PCIe 6.0 接(jie)口子系統提供高達 64 GT/s 的(de)數(shu)據速率，輔以滿足高級(ji)異構計(ji)算架構需(xu)求(qiu)的(de)全面(mian)優化。
在子系統內，PCIe 控(kong)制器(qi)具有(you)完整(zheng)性和數(shu)據加密(IDE)引擎，專用(yong)于保護 PCIe 鏈路和通過它們傳(chuan)輸的有(you)價值(zhi)數(shu)據。
PHY 方(fang)面，它還(huan)提(ti)供了對 CXL 3.0 的(de)全面支持，支持高速緩(huan)存(cun)、一致性內存(cun)共(gong)享、以及擴展和池(chi)化的(de)芯片(pian)級解(jie)決方(fang)案(an)。
其它 PCI Express 特(te)性：
兼容 PCIe 6.0(64 GT/s)、5.0(32 GT/s)、4.0(16 GT/s)、3.1/3.0(8 GT/s)和 PIPE 6.x(8 / 16 / 32 / 64 / 128-bit)
支(zhi)持 SerDes 架(jia)構(gou)的 PIPE 10b/20b/40b/80b 位寬
支(zhi)持(chi) original PIPE 8b/16b/32b/64b/128b 位(wei)寬
符合 PCI-SIG 的 Single-Root I/O 虛擬化(SR-IOV)規范
支(zhi)持 FLIT / 非(fei) FLIT 模式(shi)下(xia)的多個(ge)虛擬通道(VC)
支持端(duan)點(Endpoint)、根端(duan)口(kou)(kou)(Root-Port)、雙模(Dual-mode)、交換端(duan)口(kou)(kou)(Switch Port)配置(zhi)
從 PCIe 6.0 向后支持(chi)到 PCIe 1.0 的速率
支持前向糾錯(FEC)-- 低(di)延遲(chi)的輕量級算法
支持 L0p 低功(gong)耗模式
最高 4-bit 數據路徑(jing)奇(qi)偶校驗保護
支持時鐘門控和電源門控
RAS 功(gong)能 -- 包括 LTSSM 定時器覆蓋、ACK/NAK/Replay/UpdateFC 定時器覆蓋、未加擾的 PIPE 接口訪問、Rx 和 Tx 路徑(jing)上的錯誤(wu)注入、恢(hui)復詳(xiang)細狀態等(deng)，允許在(zai)關鍵任(ren)務中(zhong)安全可靠地(di)部(bu)署(shu) IP 系統芯片。
IDC 計算半(ban)導體研究副總裁 Shane Rau 表(biao)示：
PCI Express 在(zai)數據中(zhong)心無處不(bu)在(zai)，而隨著公司追求不(bu)斷升(sheng)級的速度和帶寬、以迎合下一(yi)代(dai)應用(yong)程序的更高(gao)性能(neng)水平需(xu)求，CXL 的重要性也在(zai)日漸(jian)提升(sheng)。
此外隨著越來越多的芯片(pian)公司涌現、以支(zhi)持新的數據中心架構，獲得(de)高性能接口的 IP 解決方案(an)、也將(jiang)是啟用這一生態系統的關鍵。
最后，Rambus PCIe 6.0 接口子系(xi)統還(huan)具有如下主要特性(xing)：
支持 PCIe 6.0 規(gui)范，包括 64 GT/s 數據速率和 PAM4 信令。
通(tong)過部署低延遲(chi)前(qian)向糾錯(cuo)(FEC)以提升鏈(lian)路穩(wen)健性(xing)
支持(chi)高帶寬效(xiao)率的固(gu)定(ding) FLIT 大小
向后(hou)兼容 PCIe 5.0、4.0 和 3.0/3.1
