硅谷圣克拉拉和德國德累(lei)斯頓(dun)，2023年5月——為了持續致(zhi)力于為半導體(ti)(ti)市(shi)場提供(gong)行業領先(xian)(xian)的解(jie)決(jue)(jue)方案(an)(an)，先(xian)(xian)進封裝解(jie)決(jue)(jue)方案(an)(an)設計領域的領先(xian)(xian)應用研究機(ji)構Fraunhofer IIS/EAS，以及業內(nei)唯一可同時提供(gong)高(gao)(gao)端FPGA和嵌(qian)入(ru)式FPGA(eFPGA)半導體(ti)(ti)知識產(chan)權(IP)解(jie)決(jue)(jue)方案(an)(an)的獨立(li)供(gong)應商Achronix半導體(ti)(ti)公司(si)(Achronix semiconductor Corporation)日前共(gong)同宣(xuan)布：雙方已達成合作(zuo)(zuo)伙伴關系，共(gong)同構建異構chiplet解(jie)決(jue)(jue)方案(an)(an)，以驗證(zheng)其在先(xian)(xian)進的高(gao)(gao)性(xing)能系統(tong)解(jie)決(jue)(jue)方案(an)(an)中的性(xing)能和互操作(zuo)(zuo)性(xing)。
Fraunhofer研究所為大多數最先進的封裝技術提供系統概念、設計服務和快速原型設計，并將在其下一個項目中充分利用Achronix的Speedcore? eFPGA IP。相關多芯片系統解決(jue)方案將由多個chiplet組成(cheng)，它(ta)們將被(bei)用于探索芯(xin)片間(chip-to-chip)的事務層互連(lian)，諸如(ru)束線(BoW)模(mo)式和通(tong)用chiplet高速互連(lian)協(xie)議UCIe。
各(ge)種(zhong)chiplet正在迅速地被(bei)用(yong)(yong)于(yu)(yu)高性(xing)(xing)能(neng)、異構(gou)多芯片解決方案中，與通過印刷電(dian)路(lu)板(ban)上傳(chuan)統連接線連接的(de)分立化器件相比，chiplet具有更低(di)的(de)延遲、更高的(de)帶寬和更低(di)的(de)成本。本項目(mu)將涵蓋的(de)一個關(guan)鍵(jian)應用(yong)(yong)是高速ADC與Achronix?的(de)eFPGA IP的(de)連接，用(yong)(yong)于(yu)(yu)雷達以及無線和光通信中的(de)預(yu)處理。Achronix的(de)Speedcore eFPGA IP在該應用(yong)(yong)中發(fa)揮著重要作用(yong)(yong)，具有低(di)延遲和可重構(gou)性(xing)(xing)，同時可提供許多應用(yong)(yong)所需的(de)高性(xing)(xing)能(neng)數(shu)據加速。
該項目的成果(guo)將創建一個適用于諸如(ru)5G/6G無線(xian)基礎設施、先進駕駛員輔助系統(ADAS)和(he)高(gao)性能測(ce)試和(he)測(ce)量設備等應用的演示(shi)平臺。此次合作的結果(guo)將在(zai)稍后的新聞稿中(zhong)公布，最終將可以(yi)為所有正在(zai)尋求與(yu)其半(ban)導體chiplet接(jie)口(kou)兼容(rong)的半(ban)導體市場參與(yu)者提供支(zhi)持(chi)。
