硅谷(gu)圣(sheng)克拉拉和德(de)國(guo)德(de)累斯頓(dun)，2023年5月(yue)——為了持續致力于為半(ban)導(dao)(dao)體(ti)市場提供(gong)行業(ye)領(ling)先的解(jie)決(jue)(jue)方(fang)案，先進封裝解(jie)決(jue)(jue)方(fang)案設計(ji)領(ling)域的領(ling)先應用研究機構Fraunhofer IIS/EAS，以及(ji)業(ye)內唯一可同(tong)時提供(gong)高端FPGA和嵌入式FPGA(eFPGA)半(ban)導(dao)(dao)體(ti)知識(shi)產權(IP)解(jie)決(jue)(jue)方(fang)案的獨(du)立供(gong)應商Achronix半(ban)導(dao)(dao)體(ti)公司(Achronix semiconductor Corporation)日前(qian)共(gong)(gong)同(tong)宣布：雙方(fang)已達成合(he)作(zuo)伙(huo)伴關系，共(gong)(gong)同(tong)構建異構chiplet解(jie)決(jue)(jue)方(fang)案，以驗證其在先進的高性能系統(tong)解(jie)決(jue)(jue)方(fang)案中的性能和互(hu)操作(zuo)性。
Fraunhofer研究所為大多數最先進的封裝技術提供系統概念、設計服務和快速原型設計，并將在其下一個項目中充分利用Achronix的Speedcore? eFPGA IP。相關多芯片系統(tong)解(jie)決方案(an)將由多(duo)個chiplet組成，它(ta)們將被用于探(tan)索(suo)芯片間(jian)(chip-to-chip)的事務(wu)層互連(lian)(lian)，諸如束(shu)線(BoW)模式和通用chiplet高速(su)互連(lian)(lian)協議UCIe。
各(ge)種chiplet正在(zai)迅速(su)地被用(yong)于(yu)高(gao)性能(neng)、異構多芯(xin)片解(jie)決方案中，與通(tong)過印刷(shua)電(dian)路板(ban)上傳(chuan)統連接線連接的(de)分立化器件相比，chiplet具(ju)有(you)更低的(de)延遲、更高(gao)的(de)帶寬和更低的(de)成(cheng)本(ben)。本(ben)項目將涵(han)蓋(gai)的(de)一個關鍵應用(yong)是高(gao)速(su)ADC與Achronix?的(de)eFPGA IP的(de)連接，用(yong)于(yu)雷達以(yi)及無線和光通(tong)信中的(de)預處理。Achronix的(de)Speedcore eFPGA IP在(zai)該應用(yong)中發(fa)揮著重要作(zuo)用(yong)，具(ju)有(you)低延遲和可(ke)重構性，同時可(ke)提(ti)供許(xu)多應用(yong)所需的(de)高(gao)性能(neng)數據加速(su)。
該項(xiang)目的成果將創建(jian)一個(ge)適(shi)用(yong)于諸(zhu)如5G/6G無線基礎(chu)設(she)(she)施、先進駕駛員(yuan)輔(fu)助系統(ADAS)和高性能測試和測量設(she)(she)備等應用(yong)的演示平臺。此次合(he)作的結(jie)果將在稍后的新聞(wen)稿(gao)中公布，最終將可(ke)以為所有(you)正(zheng)在尋求(qiu)與其半導(dao)(dao)體chiplet接口(kou)兼容(rong)的半導(dao)(dao)體市場參與者(zhe)提供支(zhi)持。
