芯片作為現(xian)代電子產品的(de)核(he)心部件，一直(zhi)充當著“大腦”的(de)位置，其(qi)技術含(han)量(liang)和(he)資金(jin)極度密集，生產線動輒數十億上百(bai)億美金(jin)。芯片(pian)制造的(de)完整過程包括(kuo)：芯片(pian)設(she)計、晶圓制造、封裝、測試等(deng)幾個主要環節，其(qi)中每個環節都是技術和(he)科技的(de)體現(xian)。
對于(yu)芯(xin)片(pian)(pian)來說(shuo)設(she)(she)(she)計(ji)和工(gong)藝同樣(yang)復(fu)雜，八(ba)十年(nian)代EDA技術誕生(sheng)——芯(xin)片(pian)(pian)自動化設(she)(she)(she)計(ji)，使得芯(xin)片(pian)(pian)設(she)(she)(she)計(ji)以(yi)及超大(da)規模(mo)集成(cheng)電(dian)(dian)路(lu)的難度(du)大(da)為(wei)降低，工(gong)程(cheng)師只需(xu)(xu)將(jiang)芯(xin)片(pian)(pian)的功(gong)能(neng)用芯(xin)片(pian)(pian)設(she)(she)(she)計(ji)語言描述并輸入電(dian)(dian)腦，再由EDA工(gong)具(ju)軟(ruan)件將(jiang)語言編(bian)譯(yi)成(cheng)邏(luo)輯(ji)(ji)電(dian)(dian)路(lu)，然(ran)后再進行調試即可，正(zheng)如編(bian)輯(ji)(ji)文檔需(xu)(xu)要(yao)微軟(ruan)的office，圖(tu)片(pian)(pian)編(bian)輯(ji)(ji)需(xu)(xu)要(yao)photoshop一樣(yang)，芯(xin)片(pian)(pian)開發(fa)者利用EDA軟(ruan)件平臺來進行電(dian)(dian)路(lu)設(she)(she)(she)計(ji)、性(xing)能(neng)分析到生(sheng)成(cheng)芯(xin)片(pian)(pian)電(dian)(dian)路(lu)版圖(tu)。現在(zai)的一塊芯(xin)片(pian)(pian)有上百(bai)億個晶體管，不依靠EDA工(gong)具(ju)，高端(duan)芯(xin)片(pian)(pian)設(she)(she)(she)計(ji)根(gen)本無從下手。你細(xi)品，這么(me)(me)浩瀚(han)的工(gong)程(cheng)怎么(me)(me)能(neng)靠手動完成(cheng)呢?
重點是盡(jin)管有了EDA也并(bing)不代表(biao)芯(xin)片(pian)設計這件事(shi)很容易，芯(xin)片(pian)設計仍然是一個集(ji)高精尖于一體(ti)的復雜系統工程(cheng)。
不管是IDM還是fabless，共同的特點是以芯片設計為產業的核心。舉個栗子，2018年AMD的處理器改由臺積電代工，制程為7nm，英特爾的處理器制程還是14nm，但性能照樣壓制了AMD，說明芯片設計也是非常關鍵的鴨。
設(she)計(ji)一款芯(xin)片，開發者先要(yao)明確需求，確定(ding)芯(xin)片“規范”，定(ding)義(yi)諸如(ru)指(zhi)令(ling)集、功能、輸入(ru)輸出管(guan)腳、性(xing)能與(yu)功耗等關鍵信息，將電路(lu)劃分成多個小模塊，清晰地描述出對每個模塊的(de)要(yao)求。
然后由(you)“前端”開(kai)發(fa)者(zhe)根據每個(ge)模(mo)塊功能設(she)計(ji)(ji)出“電路”，運用(yong)計(ji)(ji)算機語言建立模(mo)型并驗證其功能準確無誤。“后端”開(kai)發(fa)者(zhe)則(ze)要根據電路設(she)計(ji)(ji)出“版圖”，將數以億計(ji)(ji)的電路按(an)其連接(jie)關系，有規律地翻印到(dao)一個(ge)硅片上。
至(zhi)此(ci)，芯片(pian)設(she)(she)計才算完成(cheng)。如此(ci)復(fu)雜的設(she)(she)計，不(bu)能(neng)有任何缺陷(xian)，否則無法(fa)修(xiu)補(bu)，必須從頭再來(lai)。如果重新設(she)(she)計加工，一般(ban)至(zhi)少需要一年時間，再投入上千萬美元的經費(fei)，有時候甚(shen)至(zhi)需要上億(yi)。
敲黑(hei)板，戴(dai)眼鏡，既然大(da)家普遍(bian)對(dui)芯片(pian)(pian)制造的難(nan)度有一(yi)定的了(le)解，那(nei)這篇(pian)文章希望可以(yi)讓(rang)大(da)家對(dui)芯片(pian)(pian)設計的難(nan)度也有共同的認知。
01第一關，難在架構設計
芯片(pian)設(she)(she)(she)計，環節(jie)眾多，每個環節(jie)都面臨很(hen)多挑戰。以(yi)相對較(jiao)為(wei)(wei)簡單的數字集成電路設(she)(she)(she)計為(wei)(wei)例設(she)(she)(she)計多采用自頂向下設(she)(she)(she)計方式(shi)，層(ceng)(ceng)層(ceng)(ceng)分解后(hou)包括：
需(xu)求定(ding)義：結合外部環境分(fen)析(xi)、供應鏈(lian)(lian)資(zi)源、公司自身(shen)定(ding)位等信息，提出對(dui)新一(yi)(yi)(yi)代產品(pin)的(de)(de)需(xu)求，并進一(yi)(yi)(yi)步(bu)考(kao)慮產品(pin)作用(yong)、功能、所需(xu)線板數量、使用(yong)集成電路(lu)類型等，精準定(ding)義產品(pin)需(xu)求。這(zhe)一(yi)(yi)(yi)環節(jie)的(de)(de)難度(du)在(zai)于對(dui)市場、技術的(de)(de)未來(lai)趨勢準確(que)判斷和(he)對(dui)設計人(ren)員、制造工廠等自身(shen)和(he)產業鏈(lian)(lian)情況、能力(li)的(de)(de)充分(fen)了解。
功(gong)能(neng)(neng)實現(xian)：描述(shu)芯(xin)片(pian)需要實現(xian)的(de)目(mu)標，通常用硬(ying)件描述(shu)語(yu)言編寫。這(zhe)一環節的(de)難度(du)在于對芯(xin)片(pian)整體可以(yi)達到的(de)性能(neng)(neng)、功(gong)能(neng)(neng)的(de)把握，既要充分滿足目(mu)標，又(you)不能(neng)(neng)超(chao)過自(zi)身(shen)的(de)能(neng)(neng)力上(shang)限。
結構設計：根據芯片的特點，將其劃分成接口清晰、相互關系明確、功能相對獨立的子模塊。這一環節難度在于對芯片結構的熟悉，是否能用盡可能少的模塊和盡可能低的標準達到要求。
邏(luo)(luo)輯(ji)綜(zong)合：開發(fa)者將(jiang)硬件描述語言轉(zhuan)換成邏(luo)(luo)輯(ji)電路(lu)圖。這一環節難(nan)度在于需(xu)要(yao)保證代碼的可綜(zong)合、清晰簡潔(jie)、可讀性，有(you)時還(huan)要(yao)考慮模塊的復用性。
物理實現：將邏輯電路轉換成為有物理連接的電路圖。這一環節難度在于如何根據制程，使用盡可能少的元件和連線完成從RTL描述到綜合庫單元之間的映射，得到一個在面積和時序上滿足需求的門級網表，并使內部互不干擾。
物理(li)版圖：以 GDSII 的(de)文件格式交給晶(jing)圓廠，在硅片上做(zuo)出實際(ji)的(de)電路(lu)，再進行封裝和測(ce)試，得到物理(li)芯片。
必須說明的(de)是(shi)，芯片(pian)設(she)計時，需要考(kao)慮(lv)許多變量，例如信號(hao)干擾、發熱(re)分布等，而芯片(pian)的(de)物理特性，如磁(ci)場、信號(hao)干擾，在(zai)不同制(zhi)程下有很大不同，沒有數學(xue)公式可以直接計算，也沒有可套用的(de)經驗(yan)數據直接填入(ru)，只能依靠(kao)EDA工具(ju)一(yi)步(bu)(bu)一(yi)步(bu)(bu)設(she)計，一(yi)步(bu)(bu)步(bu)(bu)模擬(ni)，不斷取舍。每一(yi)次模擬(ni)之后，如果效果不理想，就要重新設(she)計一(yi)次，對團隊的(de)智慧、精力(li)、耐心都(dou)是(shi)極大考(kao)驗(yan)。
02第二關，難在驗證
芯(xin)片(pian)驗(yan)證目標是在芯(xin)片(pian)制造之(zhi)前(qian)，通過檢查、仿真、原型平臺等手段反復迭代驗(yan)證，提(ti)前(qian)發現系統軟硬件功能(neng)錯誤(wu)、優化性能(neng)和功耗，使(shi)設(she)計精(jing)準、可靠，且符合最初規劃的芯(xin)片(pian)規格。
它不(bu)是在(zai)設計(ji)完(wan)成后(hou)再進行(xing)(xing)的(de)(de)(de)工序(xu)，而(er)是貫穿在(zai)設計(ji)的(de)(de)(de)每(mei)一個環節中的(de)(de)(de)重復性行(xing)(xing)為，可細分(fen)為系統級驗(yan)(yan)證、硬件邏輯功能(neng)驗(yan)(yan)證、混合信(xin)號(hao)驗(yan)(yan)證、軟(ruan)件功能(neng)驗(yan)(yan)證、物理層驗(yan)(yan)證、時(shi)序(xu)驗(yan)(yan)證等。
驗證(zheng)很難，首先(xian)在驗證(zheng)只能證(zheng)偽，需要反復考慮可(ke)能遇(yu)到的(de)問題，以及使用(yong)形式化驗證(zheng)等手段來(lai)保證(zheng)正確的(de)概(gai)率(lv)，非常考驗設計(ji)人員的(de)經驗和智慧。
其次在(zai)驗(yan)證(zheng)(zheng)的(de)方法必須盡(jin)可能高效。現(xian)在(zai)的(de)芯片集成了微處理器(qi)、模擬IP核(he)、數字IP核(he)和存儲(chu)器(qi)(或片外存儲(chu)控制接口)，驗(yan)證(zheng)(zheng)復(fu)雜度指數級(ji)增長。如(ru)何快速、準確(que)、完備、易調試(shi)地完成日益復(fu)雜的(de)驗(yan)證(zheng)(zheng)，進入流片階段，是每(mei)個芯片設計人員最大的(de)挑戰。
最后(hou)在驗證(zheng)工具(ju)本(ben)身。以(yi)常見的FPGA硬件仿真驗證(zheng)為(wei)例，90年代(dai)FPGA驗證(zheng)最多(duo)可支(zhi)持200萬門，每門的費用為(wei)1美元。如今單(dan)位價格雖然大幅下(xia)降，隨著芯片的復雜程度指數(shu)級增長(chang)，驗證(zheng)的門數(shu)也(ye)上升到以(yi)千萬和億為(wei)計算的規模(mo)，總體費用更(geng)加驚人。
此外，FPGA本身也是芯片設計的一種。現在大型設計(大于2千萬等效ASIC門)需要用多塊FPGA互聯進行驗證，FPGA的設計面對RTL邏輯的分割、多片FPGA之間的互聯拓撲結構、I/O分配、布局布線、可觀測性等現實要求，這就又給設計環節增加了難度。
03第三關，難在流片
流(liu)片(pian)就是試生(sheng)產，設計完后，由芯(xin)(xin)片(pian)代工廠小批量生(sheng)產一些，供(gong)測試用。它(ta)看(kan)起來(lai)是芯(xin)(xin)片(pian)制(zhi)造，但實(shi)際屬(shu)于芯(xin)(xin)片(pian)設計行(xing)業。
流片技術上不困難，因為芯片設計基于現有工藝，除了少量需要芯片設計企業指導的生產之外，困難在于錢、錢、錢。
流片一次有多(duo)貴?先引用CMP(Circuits Multi-Projets,美(mei)國一家(jia)非營利性多(duo)項(xiang)目晶圓服務(wu)組織(zhi))的公開報價吧。
按照這份報價，以業內裸芯(die)面積最小的處理器高通驍龍855為例(尺寸為8.48毫米×8.64毫米，面積為73.27平方毫米)，用28納米制程流片一次的標準價格為499,072.5歐元，也就是近400萬元人民幣!
然后，芯片設計企業可以拿到什么呢?25個(ge)裸芯，平(ping)均每(mei)個(ge)16萬元!
更重(zhong)要(yao)的是(shi)(shi)，流片(pian)根本不(bu)是(shi)(shi)一次性(xing)的事啊!
流片失敗，需要修改(gai)后再(zai)次流片;流片成功，可能(neng)需要繼續修改(gai)優化，二(er)次改(gai)進后再(zai)次流片。
每一次都需(xu)要至少幾百萬元。
什(shen)么(me)叫(jiao)做氪金(jin)?這才叫(jiao)做氪金(jin)啊(a)!
或許有知友會提出疑問，這是(shi)成本上的(de)問題(ti)，為(wei)什么算在困(kun)難(nan)上呢?這當然是(shi)困(kun)難(nan)了(le)，世界上最(zui)大的(de)困(kun)難(nan)不就是(shi)沒錢嗎(ma)?
之所以在會(hui)提到(dao)流片(pian)(pian)費用，是因為許(xu)多(duo)人(ren)在談及芯(xin)(xin)片(pian)(pian)制造困難(nan)的(de)時(shi)候(hou)都會(hui)指出(chu)，建立(li)一條先進制程芯(xin)(xin)片(pian)(pian)產線需要天量(liang)資金(jin)投(tou)入，但通過流片(pian)(pian)可(ke)以看出(chu)，其實(shi)芯(xin)(xin)片(pian)(pian)設計對資金(jin)的(de)渴求也同樣(yang)驚人(ren)。
04第四關，越來越具有挑戰性的設計需求
首先是隨著(zhu)芯片(pian)(pian)使用(yong)場景延伸至(zhi)AI、云計(ji)算、智(zhi)能汽車、5G等領(ling)(ling)域(yu)，芯片(pian)(pian)的安(an)全性(xing)、可(ke)靠(kao)性(xing)變得前所未有的重(zhong)要，對芯片(pian)(pian)設(she)(she)計(ji)提出(chu)更(geng)高(gao)、更(geng)嚴格的要求(qiu)。其次是隨著(zhu)AI、智(zhi)能汽車等領(ling)(ling)域(yu)快速發展(zhan)，帶來(lai)(lai)專用(yong)芯片(pian)(pian)和適應行業需求(qiu)的全新架構(gou)需求(qiu)，這一全新的課題(ti)給芯片(pian)(pian)設(she)(she)計(ji)帶來(lai)(lai)更(geng)多(duo)新的挑戰。
最(zui)后是隨著硅(gui)基芯(xin)(xin)片根(gen)據摩爾定律，在(zai)(zai)兩三年之后將達到1納米的(de)工(gong)藝極限，繼續提升(sheng)(sheng)性能、降低功耗的(de)重任更(geng)多落在(zai)(zai)芯(xin)(xin)片設計身上，給(gei)芯(xin)(xin)片設計更(geng)大的(de)壓力(li)。此外(wai)，制程工(gong)藝提升(sheng)(sheng)也迫(po)切(qie)需要芯(xin)(xin)片設計的(de)指導才能實(shi)現，也額外(wai)增加了(le)壓力(li)。
