近日，清華大學姚期智院士代表中國Chiplet產業聯盟，聯合國內外IP廠商、國內領先封裝廠商、國內領先系統與應用廠商共同發布了《芯粒互聯接口標準》- Advanced Cost-driven Chiplet Interface（ACC），該標準由交叉信息核心技術研究院牽頭，中國Chiplet產業聯盟共同起草。目前該標準涉及相關的團體標準、行業標準在申請中。
標準發布背景
隨著摩爾定律逐漸逼近物理及商業極限，基于Chiplet的芯片設(she)計理念逐漸成(cheng)為(wei)后摩爾時(shi)代行業(ye)(ye)(ye)發展趨勢。2020年9月(yue)，在(zai)西安(an)硬科技(ji)大(da)會上(shang)，中國Chiplet產(chan)(chan)業(ye)(ye)(ye)聯盟（China ChipLet League （CCLL））啟動成(cheng)立(li)，旨在(zai)于以(yi)國家產(chan)(chan)業(ye)(ye)(ye)政策(ce)為(wei)導向(xiang)，以(yi)市場(chang)為(wei)驅動，以(yi)企業(ye)(ye)(ye)為(wei)主體，搭建產(chan)(chan)業(ye)(ye)(ye)生態合作(zuo)平臺，共(gong)同制(zhi)定Chiplet 互(hu)聯標準，共(gong)建 Chiplet 技(ji)術開(kai)放(fang)平臺，構建我(wo)國蓬(peng)勃發展的 Chiplet 產(chan)(chan)業(ye)(ye)(ye)生態。
國(guo)(guo)內的(de)(de)半(ban)導(dao)體產業(ye)尚處(chu)于(yu)(yu)發展(zhan)期，尤(you)其(qi)在(zai)當今國(guo)(guo)際(ji)形勢(shi)下(xia)亦將長(chang)期處(chu)于(yu)(yu)追(zhui)趕階段，產業(ye)鏈(lian)(lian)各環節上與國(guo)(guo)際(ji)領(ling)先技(ji)術水平相比(bi)(bi)仍有(you)一(yi)定差(cha)距(ju)。在(zai)晶圓制(zhi)造環節：受(shou)各方面因素限制(zhi)，國(guo)(guo)內晶圓廠短期內難以(yi)(yi)實現14nm及以(yi)(yi)下(xia)先進工藝(yi)節點(dian)的(de)(de)大(da)規模量(liang)產，尤(you)其(qi)在(zai)高性能計算(suan)領(ling)域所(suo)需(xu)的(de)(de)大(da)面積芯片整體良率仍處(chu)于(yu)(yu)較低水平，當前趨(qu)勢(shi)下(xia)甚至需(xu)考慮通過(guo)工藝(yi)回撤(che)實現成本可控的(de)(de)商業(ye)路徑。在(zai)封(feng)裝(zhuang)測試環節：國(guo)(guo)內傳統(tong)封(feng)裝(zhuang)技(ji)術相對(dui)成熟，在(zai)2.5D先進封(feng)裝(zhuang)技(ji)術等(deng)方面亦取得了(le)一(yi)定成果，但作為(wei)關鍵材料的(de)(de)ABF基(ji)板尚需(xu)依賴(lai)海外供(gong)應鏈(lian)(lian)，國(guo)(guo)內基(ji)板層數方面相對(dui)落后，在(zai)系統(tong)級(ji)較為(wei)重視的(de)(de)連接密度、線(xian)寬線(xian)距(ju)、通孔過(guo)孔盲孔工藝(yi)和毛刺控制(zhi)方面與一(yi)線(xian)國(guo)(guo)際(ji)水平相比(bi)(bi)還有(you)差(cha)距(ju)。
在上述產(chan)(chan)(chan)業(ye)背景下，國(guo)(guo)內(nei)Chiplet產(chan)(chan)(chan)業(ye)化亦面臨諸多落地困難：如(ru)在接(jie)口(kou)方(fang)面：目(mu)前(qian)國(guo)(guo)內(nei)研發重點主要(yao)集(ji)中在低速接(jie)口(kou)標準（如(ru)UCIe），時(shi)延性能較(jiao)(jiao)(jiao)(jiao)好但對先進(jin)封裝及載板等要(yao)求較(jiao)(jiao)(jiao)(jiao)高，且封裝成(cheng)本較(jiao)(jiao)(jiao)(jiao)高，商(shang)業(ye)化存在難度；而高速接(jie)口(kou)核心技術把握(wo)在海外IP廠(chang)商(shang)，在國(guo)(guo)內(nei)亦缺乏(fa)有(you)(you)效需求和產(chan)(chan)(chan)品(pin)定義。在芯(xin)粒(li)產(chan)(chan)(chan)品(pin)方(fang)面：目(mu)前(qian)國(guo)(guo)內(nei)芯(xin)粒(li)產(chan)(chan)(chan)品(pin)較(jiao)(jiao)(jiao)(jiao)為有(you)(you)限，盡(jin)管有(you)(you)眾多企業(ye)已在IP芯(xin)粒(li)化、接(jie)口(kou)芯(xin)粒(li)化等方(fang)面加大投(tou)入(ru)并逐步產(chan)(chan)(chan)品(pin)化，但由于(yu)Chiplet缺乏(fa)標準化測(ce)試及集(ji)成(cheng)流(liu)程，而下游產(chan)(chan)(chan)業(ye)各場景方(fang)的(de)需求又較(jiao)(jiao)(jiao)(jiao)為多元化，目(mu)前(qian)尚(shang)未形成(cheng)商(shang)業(ye)可行的(de)Chiplet產(chan)(chan)(chan)品(pin)方(fang)向。
我(wo)們認為(wei)，當前形(xing)勢及環境下(xia)，國(guo)內半導體產(chan)業(ye)(ye)在(zai)(zai)Chiplet上要有所(suo)突(tu)破(po)，所(suo)面臨的(de)挑戰和機遇在(zai)(zai)于：如何在(zai)(zai)現有相對落(luo)后(hou)的(de)制(zhi)造工藝(yi)、尚在(zai)(zai)發(fa)展中的(de)先進封(feng)裝技術以及相關核心(xin)材料供應鏈的(de)基(ji)礎上，做出滿(man)足性能預期且成(cheng)(cheng)本可(ke)控的(de)產(chan)品，使得Chiplet真正具有商業(ye)(ye)可(ke)行性。而在(zai)(zai)此背景(jing)下(xia)，中國(guo)Chiplet產(chan)業(ye)(ye)的(de)發(fa)展需(xu)(xu)要上下(xia)游共同建立產(chan)業(ye)(ye)生態，以下(xia)游需(xu)(xu)求帶動上游資源投入，以量產(chan)的(de)規(gui)模經(jing)濟換(huan)取(qu)成(cheng)(cheng)本優勢，最終形(xing)成(cheng)(cheng)良(liang)性發(fa)展循環。
基于上述目(mu)標(biao)(biao)，并立(li)足于國(guo)(guo)內(nei)供應(ying)(ying)鏈(lian)成熟程度(du)的(de)現狀，中(zhong)國(guo)(guo)Chiplet產業聯(lian)盟聯(lian)合(he)國(guo)(guo)內(nei)系(xi)統、IP、封裝廠商(shang)(shang)一起，制定了《芯(xin)粒互(hu)聯(lian)接口標(biao)(biao)準(zhun)》ACC1.0，該標(biao)(biao)準(zhun)為高速串口標(biao)(biao)準(zhun)，著(zhu)重基于國(guo)(guo)內(nei)封裝及基板供應(ying)(ying)鏈(lian)進行(xing)優化，以(yi)成本(ben)可控及商(shang)(shang)業合(he)理性為核心導向。目(mu)前該標(biao)(biao)準(zhun)涉及相關的(de)團體標(biao)(biao)準(zhun)、行(xing)業標(biao)(biao)準(zhun)在(zai)申請中(zhong)。
與國際相關標準的融合
2022年Intel、AMD、臺積電等全球十大相關企業巨頭成立了UCIe聯盟，提供了高至32G帶寬的芯粒互聯標準，適用于2.5D以及3D先進封裝（如Intel EMIB、臺積電CoWoS等等）。而中國Chiplet產業聯盟本次發布的《芯粒互聯接口標準》ACC為32G以上帶寬的高速串口標準，側重于針對國產基板及封裝供應鏈體系的優化和適用性，以及成本可控。
兩(liang)者的(de)(de)適用(yong)性(xing)區別主要在(zai)于面向(xiang)的(de)(de)行業(ye)領(ling)(ling)域(yu)以及最終用(yong)戶場景可接(jie)受的(de)(de)成本結構：在(zai)追求(qiu)(qiu)超高(gao)性(xing)能(neng)計算的(de)(de)領(ling)(ling)域(yu)，盡管(guan)UCIe所需采用(yong)的(de)(de)先(xian)進封裝量(liang)產(chan)成本可能(neng)占(zhan)到(dao)芯片(pian)總成本的(de)(de)60%~70%甚至更高(gao)，但以小面積芯粒互聯的(de)(de)方(fang)式可有(you)效解決先(xian)進工藝(yi)制程下(xia)大(da)面積芯片(pian)良率痛點，在(zai)出(chu)貨(huo)量(liang)較大(da)的(de)(de)情(qing)況(kuang)下(xia)具有(you)較高(gao)的(de)(de)商(shang)業(ye)價值。而在(zai)成本較為敏感、出(chu)貨(huo)量(liang)規模有(you)限、供應鏈能(neng)力偏弱、保供要求(qiu)(qiu)較高(gao)的(de)(de)諸多下(xia)游領(ling)(ling)域(yu)，采用(yong)ACC標準更加(jia)能(neng)夠(gou)滿(man)足商(shang)業(ye)可行性(xing)的(de)(de)需求(qiu)(qiu)。
總體而言，中(zhong)國Chiplet產業鏈(lian)以(yi)及最終Chiplet產品必須要融合(he)并參(can)與到(dao)全球競爭，因此(ci)在標準適用性方(fang)面還應當(dang)海納百(bai)川(chuan)，允(yun)許(xu)標準間(jian)相(xiang)互競爭、兼容、融合(he)。目前由(you)于UCIe并未定義32GHz以(yi)上頻(pin)點的標準，ACC也并未定義32GHz以(yi)下頻(pin)點的標準，兩者實現在32GHz頻(pin)點上的兼容。
ACC標準適用場景
從技術層面，ACC標準(zhun)作為高速串口標準(zhun)，適(shi)用(yong)于固定(ding)的、可(ke)提(ti)前預知的數據(ju)(ju)(ju)流結(jie)構多(duo)Die封(feng)裝。若可(ke)提(ti)前預知數據(ju)(ju)(ju)流結(jie)構，便可(ke)以提(ti)前進行數據(ju)(ju)(ju)搬運。數據(ju)(ju)(ju)對帶(dai)寬敏(min)感，對延遲敏(min)感的要(yao)求，可(ke)通過數據(ju)(ju)(ju)預讀取、編譯進行優化。
如上所述(shu)，從應(ying)用(yong)領(ling)域來看(kan)，ACC標(biao)(biao)準(zhun)更(geng)加適用(yong)于各(ge)類(lei)異構計(ji)算場景，如各(ge)類(lei)AI加速(su)產品、GPU、FPGA、多(duo)核(he)CPU Die內已經互聯(lian)(lian)后(hou)與(yu)其他異構模塊交(jiao)互等。對多(duo)個單核(he)CPU互聯(lian)(lian)中數據流(liu)不可預知的Coherence交(jiao)互場景，ACC標(biao)(biao)準(zhun)的延遲對整體性能影(ying)響較大。
產業生態構建及商業化路徑
當前國(guo)內外主流半導體(ti)巨頭均有根據自(zi)身產品需(xu)求所采用(yong)的內部(bu)互聯標(biao)準，但均未對外授權開放使用(yong)，中國(guo)Chiplet產業(ye)聯盟發布的ACC標(biao)準就(jiu)是要(yao)順應行業(ye)發展潮流，以商(shang)業(ye)落地為主要(yao)目標(biao)，通過(guo)差異化的技術優(you)勢(shi)以及極(ji)具吸(xi)引力的授權價格(ge)，最(zui)終(zhong)取得市場(chang)廣(guang)泛(fan)使用(yong)及推廣(guang)。
有別于(yu)(yu)UCIe基(ji)于(yu)(yu)全球供(gong)應鏈及先(xian)進(jin)(jin)封裝，ACC標準基(ji)于(yu)(yu)國(guo)(guo)產(chan)基(ji)板及封裝能力(li)在(zai)(zai)接(jie)口層面進(jin)(jin)行(xing)優化，并且以(yi)成本可控作(zuo)為主要切入(ru)點。ACC標準在(zai)(zai)聯(lian)盟內(nei)部(bu)已經推(tui)(tui)動(dong)(dong)了相(xiang)關(guan)企業(ye)進(jin)(jin)行(xing)研(yan)發，相(xiang)關(guan)企業(ye)近(jin)期將陸續推(tui)(tui)出基(ji)于(yu)(yu)ACC標準的(de)(de)相(xiang)應接(jie)口產(chan)品，并以(yi)此推(tui)(tui)動(dong)(dong)基(ji)于(yu)(yu)Chiplet的(de)(de)異構集成相(xiang)關(guan)方案，以(yi)解決國(guo)(guo)內(nei)大算力(li)需求SoC市場普遍存在(zai)(zai)的(de)(de)開(kai)發周期長、風險大、迭(die)代慢、投(tou)入(ru)大等(deng)痛點。
在此共建標準的基礎上，行業內各半導體設計公司可聯合行業頭部客戶群，以項目為抓手，進一步共建項目以豐富Chiplet芯粒庫，推動Chiplet方案在各商業場景應用，從而真正實現國產Chiplet方案的加速落地。
標準細節
標準定義思路：
嚴控(kong)成本為(wei)第一(yi)優化目標，采用高速Serdes為(wei)接口，提(ti)高單線性(xing)能以拉平接口損耗
超低誤碼率，采用(yong)出錯重(zhong)傳機制，而非FEC糾錯模塊，以(yi)減少端口延遲(chi)
全國(guo)產(chan)工藝封裝提取參數，針(zhen)對(dui)MicroBump間距、線寬線距、打(da)孔毛刺情(qing)況等針(zhen)對(dui)性優化
以關(guan)鍵領域的實(shi)際項目(mu)為抓手，接口(kou)上耦(ou)合系(xi)統、下耦(ou)合封裝進行(xing)聯合優(you)化(hua)
標準技術特點：
高速(su)率：PHY支(zhi)持8Lane*32-128Gbps傳輸率，Controller支(zhi)持8Lane*32/64/128Gbps
低延(yan)(yan)遲(chi)(chi)：端(duan)到(dao)端(duan)延(yan)(yan)遲(chi)(chi)<50ns（DieA的AXI總線(xian)到(dao)DieB的AXI總線(xian)延(yan)(yan)遲(chi)(chi)）
低誤(wu)碼：誤(wu)碼率小(xiao)于10的負15次(ci)方(fang)
高可靠：IP控制器的鏈路層，支持(chi)CRC和出錯重(zhong)傳(chuan)，滿足無差錯傳(chuan)輸需求
兼容廣：IP和(he)系統的(de)接口（協議(yi)層(ceng)）當前支持AXI4。同時支持協議(yi)層(ceng)用戶(hu)自定制，用戶(hu)可以開發自己的(de)協議(yi)層(ceng)，以對接不同的(de)需求（例如對于Virtual Channel的(de)支持）。
易使用：控(kong)制器采用采用狀態機設計，自(zi)動(dong)完(wan)成建(jian)鏈(lian)初始化工(gong)作，僅需軟(ruan)件配(pei)置啟動(dong)建(jian)鏈(lian)使能
可測試(shi)：支持3種環回(hui)(hui)模式，支持Die內環回(hui)(hui)和Die間環回(hui)(hui)測試(shi)
可配置：可通(tong)過SPI接口，對IP內部(bu)的寄存器進行配置
低(di)成本(ben)：支持2D和2.5D封裝。對(dui)國產基板情況(kuang)做了針對(dui)性優化，成本(ben)更低(di)，產能更充足穩(wen)定
DFT：內置DFT邏輯，預留(liu)DFT接口
面積(ji)小：14/12nm工藝下，8通道接口面積(ji)為2.13平方毫米
管腳少(shao)：采(cai)用高速串行SerDes傳輸，Signal Pad數量為32（差分(fen)數據傳輸）+6=38個，對規模小(xiao)的die更加(jia)友好(hao)
考慮基板層(ceng)數少的情況下布(bu)線難度(du)，支持(chi)收發(fa)端通(tong)道(dao)不對齊，甚至多通(tong)道(dao)全交叉
自(zi)帶(dai)眼圖分析工(gong)具，考慮到高速高采樣頻率的信號分析儀(yi)（示波(bo)器）國際(ji)管制(zhi)禁運，自(zi)帶(dai)眼圖打印(yin)功能
