近日，清華大學姚期智院士代表中國Chiplet產業聯盟，聯合國內外IP廠商、國內領先封裝廠商、國內領先系統與應用廠商共同發布了《芯粒互聯接口標準》- Advanced Cost-driven Chiplet Interface（ACC），該標準由交叉信息核心技術研究院牽頭，中國Chiplet產業聯盟共同起草。目前該標準涉及相關的團體標準、行業標準在申請中。
標準發布背景
隨著摩爾定律逐漸逼近物理及商業極限，基于Chiplet的芯片設計理念逐漸成為(wei)后摩爾時代行業(ye)發展趨勢。2020年9月，在西安硬(ying)科技(ji)(ji)大會上，中國Chiplet產(chan)(chan)(chan)業(ye)聯(lian)盟（China ChipLet League （CCLL））啟動成立，旨(zhi)在于以(yi)(yi)國家產(chan)(chan)(chan)業(ye)政策(ce)為(wei)導向，以(yi)(yi)市場為(wei)驅動，以(yi)(yi)企業(ye)為(wei)主體(ti)，搭建產(chan)(chan)(chan)業(ye)生態合作平(ping)臺，共同(tong)制定Chiplet 互聯(lian)標準(zhun)，共建 Chiplet 技(ji)(ji)術開(kai)放平(ping)臺，構建我國蓬勃發展的 Chiplet 產(chan)(chan)(chan)業(ye)生態。
國(guo)(guo)(guo)內的(de)半(ban)導(dao)體產業(ye)尚處(chu)于發展期(qi)，尤(you)其在(zai)當(dang)今國(guo)(guo)(guo)際(ji)形勢(shi)下(xia)亦(yi)將長期(qi)處(chu)于追(zhui)趕階段，產業(ye)鏈各環(huan)節(jie)上(shang)與國(guo)(guo)(guo)際(ji)領先(xian)技術(shu)水平(ping)相(xiang)(xiang)比仍有一(yi)定差(cha)距(ju)。在(zai)晶(jing)圓制造(zao)環(huan)節(jie)：受各方(fang)面(mian)(mian)因素限制，國(guo)(guo)(guo)內晶(jing)圓廠短(duan)期(qi)內難以實現14nm及以下(xia)先(xian)進工藝節(jie)點的(de)大(da)規模量產，尤(you)其在(zai)高性能計算領域(yu)所(suo)需(xu)的(de)大(da)面(mian)(mian)積芯片整體良率仍處(chu)于較低(di)水平(ping)，當(dang)前趨勢(shi)下(xia)甚至需(xu)考慮通過(guo)工藝回撤(che)實現成本可控的(de)商業(ye)路徑。在(zai)封(feng)(feng)裝(zhuang)測試環(huan)節(jie)：國(guo)(guo)(guo)內傳統封(feng)(feng)裝(zhuang)技術(shu)相(xiang)(xiang)對(dui)(dui)成熟，在(zai)2.5D先(xian)進封(feng)(feng)裝(zhuang)技術(shu)等方(fang)面(mian)(mian)亦(yi)取得了一(yi)定成果，但作為關鍵材料的(de)ABF基板(ban)(ban)尚需(xu)依賴海外供應鏈，國(guo)(guo)(guo)內基板(ban)(ban)層數(shu)方(fang)面(mian)(mian)相(xiang)(xiang)對(dui)(dui)落后(hou)，在(zai)系統級較為重(zhong)視的(de)連接密度、線(xian)(xian)寬線(xian)(xian)距(ju)、通孔(kong)過(guo)孔(kong)盲孔(kong)工藝和毛刺控制方(fang)面(mian)(mian)與一(yi)線(xian)(xian)國(guo)(guo)(guo)際(ji)水平(ping)相(xiang)(xiang)比還(huan)有差(cha)距(ju)。
在(zai)上述產業(ye)(ye)背景(jing)(jing)下，國(guo)(guo)內(nei)Chiplet產業(ye)(ye)化(hua)亦面(mian)(mian)(mian)臨諸多(duo)落地困難：如在(zai)接(jie)口(kou)方(fang)面(mian)(mian)(mian)：目前國(guo)(guo)內(nei)研發重點主要(yao)集中在(zai)低速接(jie)口(kou)標準(zhun)（如UCIe），時延(yan)性(xing)能較(jiao)(jiao)好但對(dui)先進封裝及載板等要(yao)求(qiu)較(jiao)(jiao)高，且封裝成(cheng)本較(jiao)(jiao)高，商業(ye)(ye)化(hua)存在(zai)難度；而(er)高速接(jie)口(kou)核(he)心技(ji)術把握在(zai)海外(wai)IP廠(chang)商，在(zai)國(guo)(guo)內(nei)亦缺(que)乏有(you)效需(xu)求(qiu)和產品(pin)(pin)定(ding)義。在(zai)芯(xin)粒產品(pin)(pin)方(fang)面(mian)(mian)(mian)：目前國(guo)(guo)內(nei)芯(xin)粒產品(pin)(pin)較(jiao)(jiao)為有(you)限，盡管有(you)眾多(duo)企業(ye)(ye)已(yi)在(zai)IP芯(xin)粒化(hua)、接(jie)口(kou)芯(xin)粒化(hua)等方(fang)面(mian)(mian)(mian)加大投入并逐步產品(pin)(pin)化(hua)，但由于(yu)Chiplet缺(que)乏標準(zhun)化(hua)測(ce)試及集成(cheng)流程，而(er)下游產業(ye)(ye)各(ge)場(chang)景(jing)(jing)方(fang)的需(xu)求(qiu)又較(jiao)(jiao)為多(duo)元化(hua)，目前尚未形(xing)成(cheng)商業(ye)(ye)可行(xing)的Chiplet產品(pin)(pin)方(fang)向。
我們認為(wei)，當前(qian)形勢及環境下(xia)，國內(nei)半導體產業在(zai)(zai)Chiplet上(shang)要(yao)有所(suo)突破(po)，所(suo)面臨(lin)的(de)(de)挑戰和機遇在(zai)(zai)于：如何在(zai)(zai)現有相對落后的(de)(de)制造工藝、尚在(zai)(zai)發(fa)展(zhan)中的(de)(de)先(xian)進封裝技(ji)術以(yi)及相關核心材料供應鏈的(de)(de)基礎上(shang)，做出滿足(zu)性(xing)能預(yu)期且(qie)成(cheng)本(ben)可(ke)控的(de)(de)產品，使得Chiplet真正具有商業可(ke)行性(xing)。而在(zai)(zai)此(ci)背(bei)景下(xia)，中國Chiplet產業的(de)(de)發(fa)展(zhan)需要(yao)上(shang)下(xia)游(you)共同(tong)建(jian)立(li)產業生態，以(yi)下(xia)游(you)需求帶動上(shang)游(you)資源投入，以(yi)量產的(de)(de)規模經濟換取(qu)成(cheng)本(ben)優勢，最(zui)終形成(cheng)良性(xing)發(fa)展(zhan)循(xun)環。
基于(yu)上(shang)述(shu)目標(biao)(biao)(biao)，并立足于(yu)國(guo)(guo)內(nei)供應鏈(lian)(lian)成熟程(cheng)度的現狀，中國(guo)(guo)Chiplet產業聯(lian)(lian)盟(meng)聯(lian)(lian)合(he)國(guo)(guo)內(nei)系統、IP、封裝廠商一起，制定了《芯(xin)粒互聯(lian)(lian)接口標(biao)(biao)(biao)準(zhun)》ACC1.0，該標(biao)(biao)(biao)準(zhun)為(wei)高(gao)速串(chuan)口標(biao)(biao)(biao)準(zhun)，著重基于(yu)國(guo)(guo)內(nei)封裝及(ji)(ji)基板供應鏈(lian)(lian)進行(xing)優化，以(yi)成本可控及(ji)(ji)商業合(he)理性為(wei)核心(xin)導向。目前該標(biao)(biao)(biao)準(zhun)涉及(ji)(ji)相關的團體標(biao)(biao)(biao)準(zhun)、行(xing)業標(biao)(biao)(biao)準(zhun)在申請(qing)中。
與國際相關標準的融合
2022年Intel、AMD、臺積電等全球十大相關企業巨頭成立了UCIe聯盟，提供了高至32G帶寬的芯粒互聯標準，適用于2.5D以及3D先進封裝（如Intel EMIB、臺積電CoWoS等等）。而中國Chiplet產業聯盟本次發布的《芯粒互聯接口標準》ACC為32G以上帶寬的高速串口標準，側重于針對國產基板及封裝供應鏈體系的優化和適用性，以及成本可控。
兩者(zhe)的(de)適用性(xing)區別主要在(zai)(zai)于面(mian)向的(de)行(xing)業(ye)領域(yu)以及最(zui)終用戶(hu)場景可接受的(de)成(cheng)本結構：在(zai)(zai)追(zhui)求(qiu)超高(gao)性(xing)能計(ji)算的(de)領域(yu)，盡管(guan)UCIe所(suo)需采用的(de)先(xian)進封(feng)裝量產成(cheng)本可能占(zhan)到芯(xin)片(pian)總成(cheng)本的(de)60%~70%甚至更高(gao)，但以小面(mian)積芯(xin)粒互聯的(de)方式可有(you)效解決先(xian)進工藝制程下(xia)大(da)面(mian)積芯(xin)片(pian)良率痛點，在(zai)(zai)出(chu)貨量較大(da)的(de)情況下(xia)具有(you)較高(gao)的(de)商(shang)業(ye)價值。而在(zai)(zai)成(cheng)本較為敏感(gan)、出(chu)貨量規模有(you)限、供應(ying)鏈(lian)能力偏弱、保供要求(qiu)較高(gao)的(de)諸多下(xia)游領域(yu)，采用ACC標(biao)準更加能夠滿足(zu)商(shang)業(ye)可行(xing)性(xing)的(de)需求(qiu)。
總體而(er)言，中(zhong)國(guo)Chiplet產業鏈以及最終Chiplet產品必須要融(rong)合(he)并(bing)參(can)與到(dao)全(quan)球競爭(zheng)，因此在標(biao)準(zhun)(zhun)適(shi)用(yong)性方面還應當海納(na)百川，允許標(biao)準(zhun)(zhun)間(jian)相互競爭(zheng)、兼容、融(rong)合(he)。目前(qian)由(you)于UCIe并(bing)未定義(yi)32GHz以上(shang)頻點的(de)標(biao)準(zhun)(zhun)，ACC也并(bing)未定義(yi)32GHz以下頻點的(de)標(biao)準(zhun)(zhun)，兩者實現在32GHz頻點上(shang)的(de)兼容。
ACC標準適用場景
從技(ji)術層面，ACC標準作為高速串口標準，適用于固定的(de)(de)、可(ke)提前預(yu)知的(de)(de)數據(ju)流(liu)結構多Die封裝。若可(ke)提前預(yu)知數據(ju)流(liu)結構，便可(ke)以提前進行(xing)數據(ju)搬運。數據(ju)對帶(dai)寬敏(min)感，對延(yan)遲敏(min)感的(de)(de)要(yao)求，可(ke)通過數據(ju)預(yu)讀取、編(bian)譯進行(xing)優化。
如上所述，從(cong)應(ying)用領域來看，ACC標準更加適用于各類(lei)異構計(ji)算場(chang)景，如各類(lei)AI加速(su)產品、GPU、FPGA、多核CPU Die內已經互聯(lian)后與其他異構模塊交互等。對(dui)多個(ge)單核CPU互聯(lian)中數據流不可預知的Coherence交互場(chang)景，ACC標準的延遲對(dui)整體性能(neng)影響較(jiao)大。
產業生態構建及商業化路徑
當前國內外主流(liu)半導體巨頭均有根據(ju)自(zi)身產品需(xu)求所采(cai)用的(de)內部互聯標(biao)準(zhun)(zhun)，但均未對外授(shou)權開放使用，中國Chiplet產業(ye)聯盟發(fa)布(bu)的(de)ACC標(biao)準(zhun)(zhun)就是(shi)要(yao)順應(ying)行業(ye)發(fa)展潮流(liu)，以商業(ye)落(luo)地為主要(yao)目標(biao)，通過差異化的(de)技術(shu)優勢(shi)以及極具(ju)吸(xi)引力(li)的(de)授(shou)權價格，最終取得(de)市場廣泛使用及推廣。
有別于(yu)UCIe基(ji)于(yu)全球供應鏈及(ji)先進(jin)封(feng)(feng)裝，ACC標準(zhun)基(ji)于(yu)國產基(ji)板(ban)及(ji)封(feng)(feng)裝能力在接(jie)口(kou)層面進(jin)行優化，并(bing)且以(yi)成(cheng)本可控作為(wei)主要切入點。ACC標準(zhun)在聯盟內(nei)(nei)部已經(jing)推動了(le)相(xiang)關(guan)企業進(jin)行研發，相(xiang)關(guan)企業近期(qi)將(jiang)陸續推出基(ji)于(yu)ACC標準(zhun)的相(xiang)應接(jie)口(kou)產品(pin)，并(bing)以(yi)此推動基(ji)于(yu)Chiplet的異構集成(cheng)相(xiang)關(guan)方案(an)，以(yi)解(jie)決國內(nei)(nei)大(da)算(suan)力需求(qiu)SoC市場普(pu)遍存在的開發周期(qi)長、風險大(da)、迭代慢、投(tou)入大(da)等(deng)痛(tong)點。
在此共建標準的基礎上，行業內各半導體設計公司可聯合行業頭部客戶群，以項目為抓手，進一步共建項目以豐富Chiplet芯粒庫，推動Chiplet方案在各商業場景應用，從而真正實現國產Chiplet方案的加速落地。
標準細節
標準定義思路：
嚴控成本為第一(yi)優化目標，采(cai)用高速Serdes為接口，提高單線性能(neng)以拉平接口損耗
超低誤碼率，采用出錯(cuo)重(zhong)傳機(ji)制，而非FEC糾錯(cuo)模塊，以減少端口延遲
全國產工(gong)藝封(feng)裝提取(qu)參(can)數(shu)，針對(dui)MicroBump間距、線寬線距、打孔毛刺情(qing)況等針對(dui)性(xing)優化
以關鍵領域的實際(ji)項目為(wei)抓手，接口(kou)上耦合系統、下耦合封裝(zhuang)進行聯合優化(hua)
標準技術特點：
高速(su)率：PHY支持8Lane*32-128Gbps傳輸率，Controller支持8Lane*32/64/128Gbps
低延(yan)遲：端到端延(yan)遲<50ns（DieA的(de)AXI總(zong)線到DieB的(de)AXI總(zong)線延(yan)遲）
低誤碼(ma)：誤碼(ma)率小(xiao)于10的負15次方
高可靠：IP控制器的鏈路層(ceng)，支持(chi)CRC和出錯(cuo)重傳，滿足(zu)無差錯(cuo)傳輸需(xu)求
兼容廣：IP和(he)系統的(de)接口（協(xie)(xie)議(yi)層）當前支(zhi)(zhi)持AXI4。同時支(zhi)(zhi)持協(xie)(xie)議(yi)層用(yong)戶自定制，用(yong)戶可以開(kai)發(fa)自己的(de)協(xie)(xie)議(yi)層，以對(dui)接不(bu)同的(de)需求(qiu)（例(li)如對(dui)于Virtual Channel的(de)支(zhi)(zhi)持）。
易使用(yong)：控制器采用(yong)采用(yong)狀態機(ji)設計，自(zi)動完成建(jian)鏈(lian)初(chu)始化工(gong)作，僅需軟(ruan)件配(pei)置啟動建(jian)鏈(lian)使能
可測(ce)試：支持3種環(huan)回模式，支持Die內環(huan)回和Die間環(huan)回測(ce)試
可配置(zhi)：可通過SPI接口(kou)，對IP內部的寄存器進行配置(zhi)
低(di)成(cheng)本：支持2D和2.5D封裝。對(dui)國產基板(ban)情況(kuang)做了針對(dui)性優化，成(cheng)本更(geng)低(di)，產能更(geng)充足穩定
DFT：內(nei)置DFT邏(luo)輯(ji)，預留DFT接(jie)口
面積小：14/12nm工(gong)藝(yi)下，8通道(dao)接口面積為(wei)2.13平(ping)方毫米
管腳(jiao)少：采用高速串行SerDes傳輸，Signal Pad數量為32（差分(fen)數據傳輸）+6=38個，對規模(mo)小(xiao)的die更(geng)加友好
考(kao)慮基板(ban)層數(shu)少的(de)情況下布線難度，支持收發端通道不(bu)對齊，甚至多通道全交叉
自(zi)(zi)帶眼(yan)圖分析(xi)工具(ju)，考慮(lv)到高(gao)(gao)速高(gao)(gao)采樣(yang)頻率(lv)的(de)信號(hao)分析(xi)儀（示波器(qi)）國際管制禁運，自(zi)(zi)帶眼(yan)圖打印功能(neng)
