近年來，關于臺積電先進封裝(zhuang)的報道越來越多，在這篇文章(zhang)里(li)，我們基于臺積電Douglas Yu早前的一個(ge)題(ti)為(wei)《TSMC packaging technologies for chiplets and 3D》的演(yan)講，給大家提(ti)供關于這家晶圓廠(chang)巨頭在封裝(zhuang)方(fang)面的的全(quan)面解(jie)讀。為(wei)了(le)讀者易于理解(jie)，在演(yan)講內(nei)容的基礎上做了(le)部分補充。
本(ben)文首(shou)先(xian)從Douglas Yu演講目(mu)錄開始，然后是各項詳細的(de)(de)內容。首(shou)先(xian)，簡單地敘述(shu)半導體(ti)(ti)產(chan)業迎(ying)來了轉折點，然后進入本(ben)論部分，即TSMC的(de)(de)最先(xian)進的(de)(de)封裝(zhuang)技術。具體(ti)(ti)如下，被稱(cheng)為(wei)“3D Fabric”的(de)(de)2.5/3D的(de)(de)集成化技術、System scale up和(he)封裝(zhuang)內部的(de)(de)互相(xiang)連接的(de)(de)scale down。
其次，再進(jin)(jin)入第二項本論(lun)一(yi)一(yi)集(ji)成不同類型元件的新封裝技(ji)術(shu)。具(ju)體而言，解釋最先進(jin)(jin)的放(fang)熱技(ji)術(shu)、硅光電子（Silicon Photonics）的集(ji)成化技(ji)術(shu)。文章的最后(hou)為匯總部(bu)分。
Front-end 和Back-end的3D封裝
被TSMC稱為“3D Fabric”的2.5/3D集成化技術由Front-end（FE 3D） 和Back-end（BE 3D）兩處工程構成。Front-end（FE 3D）是一種堆疊硅芯片（Silicon Die）后并(bing)相(xiang)互(hu)連接的工藝技(ji)術(shu)。有多種分類，如將采用(yong)不同代際技(ji)術(shu)生產的硅芯片(pian)（Silicon Die）連接起來的技(ji)術(shu)、把(ba)硅芯片(pian)（Silicon Die）與其(qi)他材質的Die搭載于同一塊基板上的技(ji)術(shu)等。
Back-end（BE 3D）是一種高(gao)密度(du)地把多個硅芯片（Silicon Die）連(lian)接起來的(de)(de)同時，再與封(feng)裝基板連(lian)接的(de)(de)技術(shu)。之前，TSMC開(kai)發(fa)了用于智能(neng)手(shou)機(ji)的(de)(de)封(feng)裝技術(shu)“InFO（Integrated Fan-Out，集成(cheng)扇出(chu)型）”和用于高(gao)性(xing)能(neng)計算(suan)機(ji)的(de)(de)封(feng)裝技術(shu)“CoWoS（Chip on Wafer on Substrate，晶圓(yuan)級封(feng)裝）”。二者都具有豐富的(de)(de)量產實績。
TSMC研發的最先進的封裝技術一一“3D Fabric”的概要。左邊為Front-end（SoIC），右邊為Back-end（InFO和CoWoS）。出自TSMC“Hot Chips 33的演講”。（圖片出自：eetimes.jp）
Front-end的(de)(de)SoIC有兩種(zhong)(zhong)技術，其(qi)(qi)一為“CoW（Chip on Wafer）”，即一種(zhong)(zhong)在硅晶圓（Silicon Wafer）上堆(dui)疊芯片（Die）的(de)(de)技術；其(qi)(qi)二為“WoW（Wafer on Wafer）”，即一種(zhong)(zhong)將多片芯片（Silicon Wafer）堆(dui)疊起來的(de)(de)技術。此處需要注(zhu)意的(de)(de)是(shi)，SoIC并不(bu)是(shi)一種(zhong)(zhong)將電氣(qi)信號和電源系統(tong)等(deng)與(yu)外部(bu)（封(feng)(feng)裝外部(bu)）連(lian)接的(de)(de)技術。通過(guo)與(yu)Back-end的(de)(de)3D Fabric或(huo)者(zhe)傳統(tong)的(de)(de)封(feng)(feng)裝技術相結合(he)，來實現半(ban)導體封(feng)(feng)裝。
就Back-end的(de)“InFO（Integrated Fan-Out，集成扇(shan)出(chu)型）”而言，它利(li)用(yong)線路重(zhong)布層（RDL：Redistribution Layer，一種(zhong)將(jiang)硅芯片（Silicon Die）的(de)輸(shu)入/輸(shu)出(chu)電極引到(dao)外部的(de)排線層）和外部電極（焊錫 Bump）實現高集成度的(de)封(feng)裝技(ji)術（InFO的(de)概要將(jiang)會在后續文章種(zhong)進行介紹）。此外，還存在一種(zhong)被稱為“LSI（Local Silicon Interconnect）”的(de)技(ji)術，即(ji)高密度地連接相(xiang)鄰芯片的(de)技(ji)術。
“CoWoS（Chip on Wafer on Substrate，晶(jing)圓級封(feng)裝(zhuang)）”是(shi)一種(zhong)密集地(di)放置(zhi)硅芯(xin)片（Silicon Die）的高集成度封(feng)裝(zhuang)技術。即在可形(xing)成精細的排線和電極的“中(zhong)間(jian)(jian)基板(ban)（Interpoer）”上(shang)密集地(di)放置(zhi)多個(ge)硅芯(xin)片（Silicon Die）（CoWoS技術將(jiang)會在后續文章中(zhong)詳(xiang)細敘述）。“中(zhong)間(jian)(jian)基板(ban)（Interpoer）”有(you)硅和RDL兩(liang)種(zhong)選擇(ze)項(xiang)。
多個裸片（Die）連接技術
如上文所(suo)述，“3D Fabric”由Front-end（FE 3D）和Back-end（BE 3D）兩(liang)種(zhong)(zhong)技(ji)術(shu)(shu)構(gou)成。Front-end（FE 3D）中有一種(zhong)(zhong)被稱為“SoIC（System on Integrated Chips）”的、堆疊(die)連接(jie)硅芯片(pian)（Silicon Die）的技(ji)術(shu)(shu)，這是一種(zhong)(zhong)可(ke)以支持“小(xiao)芯片(pian)化”的技(ji)術(shu)(shu)。“小(xiao)芯片(pian)化”指的是有意地將單(dan)顆芯片(pian)（Single Die）的系統(tong)LSI（SoC：System on a Chip）分割為多個芯片(pian)（Chiplet）的技(ji)術(shu)(shu)。這項技(ji)術(shu)(shu)最近才開始量產(chan)。
Back-end 3D（BE 3D）有兩種(zhong)將多個(ge)硅芯(xin)片（Silicon Die）高密(mi)度相互連接的技術。其一，用(yong)于智能手(shou)機的“InFO（Integrated Fan-Out，集成扇出型）”；其二(er)，用(yong)于高性能計算機（HPC）的“CoWoS（Chip on Wafer on Substrate，晶圓(yuan)級(ji)封裝）”。二(er)者都(dou)已擁有豐(feng)富的量(liang)產實績。
構成“3D Fabric”的Front-end 3D（左側）和Back-end 3D（右側）
Front-end 3D的(de)(de)SoIC大致分為兩(liang)類。其(qi)一(yi)，利(li)(li)用多個制造代(dai)際技術迥異的(de)(de)小芯(xin)片（Silicon Die，Mini-die）來完(wan)成一(yi)個系統（相(xiang)當于以(yi)往的(de)(de)System LSI），即(ji)Chiplet結構。可(ke)連(lian)接的(de)(de)“小芯(xin)片（Mini-die）”有各式各樣，如利(li)(li)用最先進的(de)(de)工藝技術生(sheng)產的(de)(de)N代(dai)際Mini-die、N-1代(dai)際的(de)(de)Mini-die、以(yi)及N-2代(dai)際的(de)(de)Mini-die等(deng)等(deng)。
其二，利用工(gong)(gong)藝(yi)技(ji)術迥(jiong)異的(de)多(duo)個(ge)硅(gui)芯(xin)片(pian)（Silicon Die）組(zu)成一個(ge)模組(zu)（Module），即異構(gou)結構(gou)（Heterogeneous）。比方說(shuo)，將利用邏(luo)輯半導(dao)體工(gong)(gong)藝(yi)生產的(de)硅(gui)芯(xin)片(pian)（Silicon Die）和(he)利用存(cun)儲半導(dao)體工(gong)(gong)藝(yi)技(ji)術生產的(de)硅(gui)芯(xin)片(pian)（Silicon Die）組(zu)合起(qi)來。
從“CMOS”轉為”CSYS”
就以(yi)往的半(ban)導體研發(fa)技(ji)術(shu)而(er)言，技(ji)術(shu)每進步一個代際，單(dan)個硅(gui)芯片（Silicon Die，或者(zhe)稱為Single Chip）上(shang)搭載的晶體管(guan)數量大(da)約增(zeng)加兩倍。反過來(lai)看，每代技(ji)術(shu)下(xia)(xia)，集成同樣數量的晶體管(guan)所(suo)需要的硅(gui)面積卻減少一半(ban)。其實(shi)現的前提如下(xia)(xia)，即(ji)盡(jin)可能地將更多的線路埋(mai)入(ru)CMOS的單(dan)個芯片（Sigle Die）里(li)，即(ji)所(suo)謂(wei)的“單(dan)芯片（Monolithic）集成的最大(da)化(hua)”。
但是，就(jiu)當下最(zui)先進的(de)7納米、5納米代際的(de)CMOS生產(chan)而言(yan)，將利用不同代際技術生產(chan)的(de)多個芯片(pian)（Die）組合起來、構成一個系統的(de)做法正在成為(wei)最(zui)佳解(jie)決方(fang)案(an)。TSMC把這項解(jie)決方(fang)案(an)稱為(wei)“CSYS（Complementary Systems, SoCs and Chiplets integration”。
從CMOS到“CSYS（Complementary Systems, SoCs and Chiplets integration）”
組成一個系統(tong)的半導體技術(shu)事(shi)例。
（a）是傳統的系統LSI（SoC），在單顆芯片（Sigle Die）上實現最大規模的線路。
（b）為在邏輯(ji)芯(xin)片（Logic Die）上堆疊(die)邏輯(ji)芯(xin)片（Logic Die）（或(huo)者存(cun)儲芯(xin)片）的事(shi)例(li)（SoIC）。
（c）為水平放置(zhi)邏輯芯片（Logic Die）（或(huo)者存儲芯片）的事(shi)例。
（d）為在（c）的基礎上(shang)，堆疊傳感(gan)器芯片（Sensor Die）、高電壓(ya)線(xian)路（HV）、邏輯芯片（Logic Die）（或者存儲芯片）的SoIC事例。
以往，人們(men)不會把(ba)(ba)采用(yong)不同(tong)(tong)工藝生(sheng)產的硅(gui)芯片（Silicon Die）匯集在(zai)一(yi)起，而是把(ba)(ba)采用(yong)相同(tong)(tong)工藝技術(shu)生(sheng)產的硅(gui)芯片（Silicon Die）封裝在(zai)一(yi)起，且人們(men)認為這有(you)利于降低整體的成本(ben)。但是，就7納米、5納米等(deng)尖端的技術(shu)工藝而言，邏輯半(ban)導體的微(wei)縮(suo)化使成本(ben)不斷(duan)增加，同(tong)(tong)時，難以實現(xian)微(wei)縮(suo)化的線路區塊（Block）越來越多。
于是，微縮化的(de)優勢僅存在(zai)于大型(xing)的(de)線路區(qu)塊（Block）中(zhong)，而采(cai)用尖端工藝變得越(yue)來越(yue)普(pu)遍。相反，將多個芯片（Die）以2.5/3D的(de)形式(shi)連接起來的(de)集成(cheng)技術(shu)（即先進封裝技術(shu)）的(de)比重越(yue)來越(yue)大。更準確地說，要實現先進系統的(de)研發，先進的(de)封裝技術(shu)是極其重要的(de)。
用于智能手機的“InFO”的發展
以(yi)下開始介紹TSMC研(yan)發(fa)的先(xian)進封裝技術(shu)的最(zui)新(xin)發(fa)展(zhan)方向。
TSMC的(de)先進(jin)封裝技術始(shi)(shi)于(yu)用于(yu)高性能計算的(de)“CoWoS（Chip on Wafer on Substrate，晶圓級封裝）”和用于(yu)智能手機(ji)的(de)“InFO（CoWoS（Chip on Wafer on Substrate，集成扇(shan)出(chu)型）”。“CoWoS”在2012年(nian)(nian)前后開始(shi)(shi)被采用，已(yi)經有十年(nian)(nian)的(de)量產實績。InFO因在2016年(nian)(nian)被用于(yu)“iPhone 7”的(de)“A10”處理器，而被人們熟知。
TSMC的最先進的封裝技術和其發展。橫軸為時間、縱軸為相互連接的密度、封裝的大小
CoWoS和InFO已經具有十年(nian)以上的研發歷史，至此已經派生出多種產品。此外(wai)，最近由于SoIC（System on Integrated Chips）研發的進步，將SoIC與CoWoS或者InFO結(jie)合的3D封裝(zhuang)開始“登場”。
接(jie)下來(lai)，我(wo)們來(lai)看看InFO的(de)“衍生品(pin)”。就(jiu)最初(chu)的(de)InFO而(er)言，其標準是，在被稱為“InFO PoP（Package on Package）”的(de)InFO上搭載(zai)(zai)低功耗(hao)版本的(de)DRAM（封裝產品(pin)）。主要用途(tu)為智能手機的(de)應(ying)用處(chu)理器（AP）。將AP封裝于InFO上，并搭載(zai)(zai)DRAM，一個小而(er)薄的(de)模組就(jiu)誕生了。
InFO PoP、InFO_B、FCCSP的概圖。在下面的表格中比較了InFO_B和FCCSP（二者的外形尺寸都是14mm見方）
最近，又研發了(le)一項名為“InFO_B（Bottom Only）”的(de)技術，即(ji)可(ke)由TSMC以外的(de)其他企業搭載DRAM。與FCCSP相比，可(ke)以獲得更高的(de)性能。在外形尺寸同樣(yang)為14mm見方(fang)的(de)情況下(xia)，比較InFO_B和FCCSP后發現，InFO_B的(de)優勢如(ru)下(xia)：有效控制電源(yuan)電壓下(xia)降、可(ke)容(rong)納更大尺寸的(de)芯(xin)片（Die）、可(ke)容(rong)納更厚的(de)芯(xin)片（Die）。
對InFO的(de)另一個重要的(de)研(yan)發(fa)是，針對高性能計算機（HPC）的(de)改良(liang)，這一點我(wo)們將在下文中詳(xiang)細敘(xu)述。
“InFO”技術在HPC的應用
TSMC研發了用(yong)(yong)于(yu)高(gao)性能計(ji)算機（HPC）的(de)(de)“CoWoS”，且已有(you)十年以上的(de)(de)量產(chan)實績。CoWoS雖(sui)然是一(yi)種可應用(yong)(yong)于(yu)高(gao)速、高(gao)頻信號的(de)(de)優秀封裝(zhuang)技術(shu)，但它有(you)一(yi)個致命的(de)(de)弱(ruo)點。由于(yu)“中間基(ji)(ji)板（Interposer）”采用(yong)(yong)的(de)(de)是大(da)型的(de)(de)硅基(ji)(ji)板，因此生產(chan)成(cheng)本極高(gao)。
InFO作為一種用(yong)于智能手機的封裝(zhuang)技術(shu)，不(bu)需要(yao)封裝(zhuang)基(ji)板。因此(ci)，生產成本(ben)較低(di)。于是，基(ji)于“InFO”，在搭載(zai)多個芯片（Multi-die，或(huo)者Chiplet）的前提下，通過增加封裝(zhuang)基(ji)板，試圖應用(yong)于HPC，即“InFO_oS”，也可以看(kan)做是CoWoS的廉價(jia)版。
“InFO_oS”的研發事例（可看做是首代產品），左上為從上面看的封裝圖。將兩顆硅芯片（Silicon Die，Chiplet）組合起來的Net-work-switch。左下為斷面圖。右側為Net-work-switch的整體圖像
“InFO_oS”的概要和結構圖，利用RDL（線路重布層, Redistribution Layer）將多個硅芯片（Silicon Die）和基板相連接。RDL的排線的線寬線距極細，為2/2um。RDL的層數為五層。基板和RDL之間通過130um 間距（Pitch）的銅（Cu）凸點（Bump）連接
InFO_oS的(de)(de)首代(dai)產(chan)(chan)品于2018年開(kai)始(shi)量(liang)(liang)產(chan)(chan)。RDL的(de)(de)面積(ji)最大可達(da)Reticle的(de)(de)1.5倍（1,287平方(fang)毫米(mi)左右）。被看做是Net-work-switch模(mo)組。第二代(dai)產(chan)(chan)品為搭(da)載了10顆Chiplet的(de)(de)模(mo)組。結構如下：兩顆邏輯Mini-die，8顆用于輸(shu)入/輸(shu)出（IO）的(de)(de)Mini-die。RDL部分的(de)(de)面積(ji)為Reticle的(de)(de)2.5倍（51mm×42mm）。基板的(de)(de)大小為110mm見方(fang)。預(yu)計在(zai)2021年內量(liang)(liang)產(chan)(chan)第二代(dai)產(chan)(chan)品。
“InFO_oS（用于Net-work-switch的模組）”的研發技術藍圖。橫軸為Net-work-switch的性能，縱軸為模組的大小和功耗
介紹兩種改良的InFO封裝
本文開始介紹兩(liang)種改良(liang)了“InFO”技術的封裝方式，都是應用于高性能(neng)計算機(ji)的。其一，堆疊兩(liang)個(ge)“InFO”，即(ji)“InFO_SoIS（System on Integrated Substrate）”；其二，在模組(zu)（尺寸和(he)晶圓大小(xiao)相(xiang)近）上(shang)橫(heng)向排列(lie)多(duo)個(ge)硅芯片（Silicon Die，或者(zhe)Chip），再通(tong)過“InFO”結(jie)構，使芯片和(he)輸入/輸出端子相(xiang)互連接，即(ji)“InFO_SoW（System on Wafer）”。
用于超高性能計算機的“InFO”的改良技術，左側為支持超高波段（毫米波）的“InFO_SoIS（System on Integrated Substrate）”的斷面圖，右側為在大小近似于晶圓的模組上排列多個芯片（Die）的“InFO_SoW（System on Wafer）”的封裝事例（概念圖）。
首先(xian)，我們介(jie)紹(shao)一下堆疊了(le)兩(liang)個“InFO”的(de)“InFO_SoIS（System on Integrated Substrate）”的(de)技(ji)術概要。在演講幻(huan)燈片中(zhong)展示的(de)“InFO_SoIS”封(feng)裝中(zhong)展示了(le)如下結構。首先(xian)，在RDL（線(xian)路重布(bu)層(ceng)，Redistribution Layer）上(shang)放置SoC（System on a Chip）芯(xin)(xin)片和I/O芯(xin)(xin)片，通過(guo)RDL將信號線(xian)和電源(yuan)線(xian)引(yin)到(dao)下面。這種結構被(bei)稱為“InFO 1”。被(bei)引(yin)到(dao)下面的(de)信號線(xian)和電源(yuan)線(xian)經由微型凸塊(kuai)（Micro Bump）與具有(you)多層(ceng)排線(xian)結構的(de)樹脂基板（RDL）相(xiang)連接(jie)。在多層(ceng)樹脂基板的(de)底部廣泛分布(bu)著將信號線(xian)和電源(yuan)線(xian)引(yin)出的(de)凸塊(kuai)（Bump），且(qie)凸塊(kuai)的(de)間距（Pitch）比InFO 1更寬。這種結構被(bei)稱為“InFO 2”。此外(wai)，樹脂基板的(de)四(si)周還設計有(you)防止翹曲的(de)“加強環（Stiffener Ring）”。
“InFO_SoIS”的構造圖（左）、試做事例（右）。出自TSMC“Hot Chips 33 演講
試做的(de)“InFO_SoIS”封裝(zhuang)(zhuang)品(pin)將一(yi)個(ge)SoC、四個(ge)I/O 芯片(pian)容(rong)納于InFO 1中，下部(bu)由InFO 2支撐。尺寸為91毫米見方。硅(gui)芯片(pian)（Silicon Die）全部(bu)為良(liang)品(pin)，封裝(zhuang)(zhuang)、組裝(zhuang)(zhuang)的(de)良(liang)率超過95%。此外，100毫米見方的(de)“InFO_SoIS”的(de)封裝(zhuang)(zhuang)良(liang)率達(da)到了(le)100%。
且對(dui)試(shi)做的(de)“InFO_SoIS”封裝(zhuang)品(pin)和傳(chuan)統的(de)樹脂基板（GL102）在(zai)毫(hao)米(mi)波帶(dai)中的(de)損(sun)耗進行(xing)了比較。在(zai)28GHz情況下(xia)，插(cha)入損(sun)耗（溫度(du)25度(du)一一125度(du)）減少(shao)(shao)了約25%，在(zai)50GHz下(xia)，減少(shao)(shao)了約30%。
“InFO_SoIS”在毫米波帶上的插入損失，并與傳統的樹脂基板（GL102）進行比較。左下的表格為28GHz和50GHz的相對值（把傳統基板視為單位“1”），右下方的圖表為插入損失的周波特性
InFO實現了晶圓級超大處理器
上文中，我(wo)們介(jie)紹(shao)了(le)支持毫米波(bo)信號的(de)(de)“InFO_SoIS”的(de)(de)概要，下面我(wo)們介(jie)紹(shao)晶圓(yuan)級（Wafer Scale）的(de)(de)超(chao)大型(xing)封裝(zhuang)技(ji)術一一“InFO_SoW”的(de)(de)概要。“InFO_SoW”技(ji)術被AI初創公司(si)Cerebras Systems研發的(de)(de)晶圓(yuan)級深度學習處理器“WSE（Wafer Scale Engine）”采用。WSE的(de)(de)芯(xin)片(pian)尺寸極大，為(wei)215毫米見方，與直徑為(wei)300毫米的(de)(de)硅晶圓(yuan)相(xiang)匹配。
“InFO_SoW”技術(shu)的(de)(de)特點如下，將大(da)規模系統（由大(da)量的(de)(de)硅芯片(pian)組(zu)(zu)成(cheng)）集成(cheng)于直徑為(wei)300毫米左右的(de)(de)圓(yuan)板狀模組(zu)(zu)（晶圓(yuan)狀的(de)(de)模組(zu)(zu)）上。通過采用InFO技術(shu)，與傳(chuan)統的(de)(de)模組(zu)(zu)相比(bi)較，可以獲得更(geng)小型、更(geng)高密度的(de)(de)系統。
“InFO_SoW”技術的特點（上）、結構（左下）、研發事例（右下）
模(mo)組(zu)的(de)構成如下：晶(jing)圓狀的(de)放熱模(mo)組(zu)（Plate）、硅(gui)芯片(pian)（Silicon Die）群、InFO RDL、電源模(mo)組(zu)、連接(jie)器(qi)等。硅(gui)芯片(pian)群的(de)相互(hu)連接(jie)、硅(gui)芯片(pian)群和電源模(mo)組(zu)以及連接(jie)器(qi)之間的(de)連接(jie)都借由(you)RDL完成。
比較利用倒裝芯片（Flip Chip）技術的Multi-chip-module（MCM）和“InFO_SoW”
演講中，還比較(jiao)了(le)采用倒(dao)裝芯(xin)片(pian)（Flip Chip）技術的(de)(de)Multi-chip-module（MCM）和“InFO_SoW”。與MCM相(xiang)比，相(xiang)互連接的(de)(de)排線寬度(du)、間隔縮(suo)短了(le)二分之一(yi)，排線密度(du)提(ti)(ti)高了(le)兩倍(bei)。此外，單位面積(ji)的(de)(de)數(shu)據傳輸速度(du)也(ye)提(ti)(ti)高了(le)兩倍(bei)。電源供給網絡（PDN）的(de)(de)阻抗（Impedance）明顯低于MCM，僅(jin)為MCM的(de)(de)3%。
CoWoS：十年五代的封裝技術
如上(shang)文(wen)所述，TSMC根據中間基(ji)板(ban)（Interpoer）的(de)(de)不同，把(ba)(ba)“CoWoS”分(fen)為三種類(lei)型(xing)。第一，把(ba)(ba)硅（Si）基(ji)板(ban)當做(zuo)中間基(ji)板(ban)，即CoWoS_S（Silicon Interposer），這就(jiu)是在(zai)2011年研發的(de)(de)最初的(de)(de)“CoWoS”技(ji)術，與過去(qu)的(de)(de)“CoWoS”相比，它(ta)(ta)的(de)(de)先(xian)進之處(chu)在(zai)于，它(ta)(ta)是一種把(ba)(ba)硅基(ji)板(ban)當做(zuo)中間基(ji)板(ban)的(de)(de)先(xian)進封裝(zhuang)技(ji)術。
第二為“CoWoS_R（RDL Interposer）”，即把(ba)RDL（線路重布層，Redistribution Layer）當(dang)做中(zhong)間(jian)基(ji)板(ban)。第三為“CoWoS_L（Local Silicon Interconnect and RDL Interposer）”，即把(ba)小型的(de)硅芯(xin)片(Silicon Die)和RDL當(dang)做中(zhong)間(jian)基(ji)板(ban)。但是，需(xu)要讀者(zhe)留(liu)意的(de)是，TSMC把(ba)“Local Silicon Interconnect”縮寫為“LSI”。
“CoWoS_S（原來的CoWoS）”的斷面結構圖。即2.5D封裝的代表事例。通過在作為中間基板（Interposer）的硅基板上形成高密度排線、硅通孔（TSV），不僅可以高密度地放置硅芯片（Silicon Die），還可以高速傳輸信號
“CoWoS_S（原來的(de)(de)CoWoS）”是在2011年開(kai)發的(de)(de)，且(qie)被稱為“第一代（Gen-1）”。被Xilinx的(de)(de)高端FPGA等產品(pin)采用。硅制中(zhong)間基板的(de)(de)最大(da)尺寸(cun)為775平方毫米（25mmx31mm）。幾乎接近于一張(zhang)Reticle 的(de)(de)曝光尺寸(cun)（26mm×33mm，ArF液浸(jin)式(shi)掃(sao)描情況下）。即，FPGA芯片(pian)（Die）的(de)(de)生產技術為28納米的(de)(de)CMOS工藝(yi)。就采用了此款技術的(de)(de)Xilinx的(de)(de)高端FPGA“7V2000T”而言，將四顆FPGA邏輯芯片(pian)搭載于“CoWoS_S”上。
就2014年研發的(de)第二代“CoWoS_S”而言，硅制中間基板(ban)的(de)尺寸(cun)擴大到了(le)1,150平(ping)(ping)方毫米(mi)(mi)。接近(jin)于1.5張(zhang)Reticle的(de)曝光面(mian)積（1,287平(ping)(ping)方毫米(mi)(mi)）。在2015年，被Xilinx的(de)高(gao)端FPGA“XCVU440”采(cai)用(yong)。搭載(zai)了(le)三顆FPGA的(de)邏輯芯片。FPGA芯片的(de)制造技術為20納米(mi)(mi)的(de)CMOS工藝。
就2016年研發的第三代(dai)“CoWoS_S”而言，雖然硅(gui)制中(zhong)間基板的尺寸(cun)沒有什么(me)變化，但是首次混合搭(da)(da)載了(le)高速DRAM模組（HBM）、邏輯芯片。在2016年，被NVIDIA的高端GPU（GP100）采用。混合搭(da)(da)載了(le)GPU芯片和(he)“HBM2”。“HBM2”為硅(gui)芯片（Silicon Die）壓(ya)層模組（通過TSV將(jiang)四(si)顆DRAM芯片和(he)一顆Base Die（位于最下層）連接(jie)起來），“GP100”上搭(da)(da)載了(le)四(si)顆HBM2模組。將(jiang)容量為16GB（128GBit）的DRAM和(he)GPU高速連接(jie)。
就2019年(nian)研發的(de)(de)第四代“CoWoS_S”而(er)言(yan)，硅制中(zhong)間(jian)基板的(de)(de)尺寸擴大(da)至相當于兩張Reticle的(de)(de)曝光面(mian)積。幾乎達到了1,700平方毫米。這款大(da)型的(de)(de)中(zhong)間(jian)基板上混合(he)搭(da)載了大(da)規模的(de)(de)邏輯芯片和六(liu)個HBM2。單個HBM2的(de)(de)存(cun)儲容量增加(jia)到了8GB（64GBit），因此合(he)為計48GB（384 GBit），容量是第三(san)代的(de)(de)三(san)倍(bei)。
“CoWoS_S（原來的CoWoS）”的發展歷程。從2011年的第一代到2021年的第五代，一直在改良
如上所述，原本中間基板的尺寸就很大，如今愈來愈大。第一代的面積為775mm2（相當于一張Reticle），第二代和第三代的面積相當于1.5張Reticle，分別為1,150mm2、1,170mm2。第四代面積進一步增大，相當于兩張Reticle，為1,700mm2。
最初(chu)搭載在中間基(ji)板上的(de)(de)硅芯(xin)片(pian)(pian)(pian)（Silicon Die）為多個邏(luo)輯芯(xin)片(pian)(pian)(pian)（Logic Die），第(di)三(san)代(dai)以后開始混搭邏(luo)輯芯(xin)片(pian)(pian)(pian)和存儲(chu)芯(xin)片(pian)(pian)(pian)。即開始混合搭載邏(luo)輯芯(xin)片(pian)(pian)(pian)（SoC）、高(gao)速DRAM模組(zu)“HBM（High Bandwidth Memory）”的(de)(de)壓層芯(xin)片(pian)(pian)(pian)（Die）群(qun)。具體而言，一(yi)顆(ke)SoC芯(xin)片(pian)(pian)(pian)和四顆(ke)HBM（4Gbit*4顆(ke)，合計為16Gbit）。就第(di)四代(dai)而言，在SoC芯(xin)片(pian)(pian)(pian)面積(ji)（集成程度）擴(kuo)大的(de)(de)同時，混搭的(de)(de)HBM增至六個。通(tong)過(guo)將(jiang)單個HBM的(de)(de)存儲(chu)容量(liang)增加兩倍，使HBM的(de)(de)總容量(liang)較第(di)三(san)代(dai)增長了三(san)倍（48Gbit）。
就今年（2021年）第五代（CoWoS_S，原來的CoWoS）而言，硅制中間基板的面積擴大至2,500mm2，相當于三張Reticle，同時，搭載了八個HBM，這相當于第三代的兩倍。邏輯硅芯片（Logic Silicon Die）還是Chiplet，兩顆Mini-die被放置在1,200mm2的(de)區域內。可搭載的(de)HBM的(de)規格(ge)為“HBM2E（即HBM的(de)第二(er)代強化版）”。
就硅制中間基板的RDL（線路重布層，Redistribution Layer）而言，通過提高銅（Cu）排線的厚度，使方塊電阻（Sheet Resistance）減少了一半（甚至更多）。通過5層銅排線使硅芯片（Silicon Die）相連接。此外，為了進一步減少硅通孔(Through Silicon Via, TSV)的高頻損耗，針對TSV進行了再次設計。在2GHz～14GHz高頻帶的插入損耗（S21）為0.1dB（甚至更高），重新設計后為0.05dB。此外，通過將“嵌入式深溝電容（eDTC，embedded Deep Trench Capacitor）”裝入硅制中間基板，穩定了電源系統。eDTC的容量密度為300nF/mm2。在100MHz~2GHz頻(pin)帶，電源分布網絡（PDN）的電阻抗（Impedance）減少了35%（得益于eDTC）。
支持第五代“CoWoS_S（以往的CoWoS）”的技術要素
新一代（第六代）的“CoWoS_S”預計在2023年研發。硅制中間基板的尺寸達到4張Reticle的尺寸。計算下來為3,400mm2左右（約58.6mm見方）。邏輯部分(fen)搭(da)載兩顆(ke)（或者更多）Mini-die，存儲部分(fen)搭(da)載了12個HBM。對應的HBM的規格為“HBM3”。
“CoWoS_S（以往的CoWoS）”的研發產品路線圖（Road Map)
資訊來源：半導體行業觀察
