近(jin)年來(lai)，關(guan)于(yu)臺積(ji)電先(xian)進封裝的(de)報道越來(lai)越多(duo)，在這(zhe)篇文章里，我(wo)們基于(yu)臺積(ji)電Douglas Yu早前的(de)一個題為(wei)《TSMC packaging technologies for chiplets and 3D》的(de)演講，給大家提供關(guan)于(yu)這(zhe)家晶圓廠巨頭(tou)在封裝方(fang)面(mian)的(de)的(de)全(quan)面(mian)解讀。為(wei)了(le)(le)讀者易(yi)于(yu)理解，在演講內容的(de)基礎上做了(le)(le)部分補充。
本文首先(xian)從(cong)Douglas Yu演講目錄開(kai)始，然后(hou)是各項詳(xiang)細的(de)內(nei)容。首先(xian)，簡單地敘述半導體產業(ye)迎來了轉折點，然后(hou)進(jin)入本論(lun)部分(fen)，即TSMC的(de)最(zui)先(xian)進(jin)的(de)封(feng)裝技術(shu)。具體如下，被稱為“3D Fabric”的(de)2.5/3D的(de)集(ji)成化技術(shu)、System scale up和封(feng)裝內(nei)部的(de)互相連接的(de)scale down。
其次，再(zai)進(jin)入(ru)第二項本論一一集成不同類型元件的新封裝技(ji)術(shu)。具體而言，解釋最(zui)(zui)先(xian)進(jin)的放(fang)熱技(ji)術(shu)、硅光電(dian)子(zi)（Silicon Photonics）的集成化技(ji)術(shu)。文章的最(zui)(zui)后為(wei)匯總部分。
Front-end 和Back-end的3D封裝
被TSMC稱為“3D Fabric”的2.5/3D集成化技術由Front-end（FE 3D） 和Back-end（BE 3D）兩處工程構成。Front-end（FE 3D）是一種堆疊硅芯片（Silicon Die）后并(bing)相互連接的(de)工藝(yi)技(ji)術(shu)(shu)。有多種分類，如將采用不同(tong)代際(ji)技(ji)術(shu)(shu)生產的(de)硅芯片(pian)（Silicon Die）連接起(qi)來的(de)技(ji)術(shu)(shu)、把(ba)硅芯片(pian)（Silicon Die）與其(qi)他材質的(de)Die搭載于同(tong)一塊基(ji)板上(shang)的(de)技(ji)術(shu)(shu)等。
Back-end（BE 3D）是(shi)一種(zhong)高密(mi)度地把(ba)多個(ge)硅芯片（Silicon Die）連接起來的(de)(de)同(tong)時，再與(yu)封(feng)裝基板連接的(de)(de)技(ji)術(shu)。之(zhi)前，TSMC開(kai)發了用于(yu)智能(neng)手機(ji)的(de)(de)封(feng)裝技(ji)術(shu)“InFO（Integrated Fan-Out，集成扇出型）”和(he)用于(yu)高性能(neng)計算機(ji)的(de)(de)封(feng)裝技(ji)術(shu)“CoWoS（Chip on Wafer on Substrate，晶圓級封(feng)裝）”。二(er)者都(dou)具有豐(feng)富的(de)(de)量(liang)產實績。
TSMC研發的最先進的封裝技術一一“3D Fabric”的概要。左邊為Front-end（SoIC），右邊為Back-end（InFO和CoWoS）。出自TSMC“Hot Chips 33的演講”。（圖片出自：eetimes.jp）
Front-end的(de)(de)SoIC有兩種技術(shu)，其(qi)一為“CoW（Chip on Wafer）”，即一種在硅晶(jing)圓(yuan)（Silicon Wafer）上堆疊(die)芯片（Die）的(de)(de)技術(shu)；其(qi)二為“WoW（Wafer on Wafer）”，即一種將多片芯片（Silicon Wafer）堆疊(die)起來的(de)(de)技術(shu)。此處需要注意的(de)(de)是，SoIC并不是一種將電氣信號(hao)和電源(yuan)系(xi)統等與(yu)外(wai)部（封(feng)裝外(wai)部）連接(jie)的(de)(de)技術(shu)。通過與(yu)Back-end的(de)(de)3D Fabric或者傳統的(de)(de)封(feng)裝技術(shu)相結合，來實(shi)現半導體封(feng)裝。
就Back-end的(de)(de)“InFO（Integrated Fan-Out，集成(cheng)扇出型）”而言(yan)，它利用線路重布層(ceng)（RDL：Redistribution Layer，一種將(jiang)硅芯片（Silicon Die）的(de)(de)輸入/輸出電(dian)極(ji)引(yin)到外部(bu)(bu)的(de)(de)排線層(ceng)）和外部(bu)(bu)電(dian)極(ji)（焊錫 Bump）實現高集成(cheng)度的(de)(de)封裝技(ji)術（InFO的(de)(de)概要將(jiang)會在后續(xu)文章種進行介紹(shao)）。此外，還(huan)存在一種被稱為(wei)“LSI（Local Silicon Interconnect）”的(de)(de)技(ji)術，即高密(mi)度地連(lian)接相鄰芯片的(de)(de)技(ji)術。
“CoWoS（Chip on Wafer on Substrate，晶圓級封裝(zhuang)）”是一種(zhong)密集(ji)(ji)地(di)放(fang)(fang)置硅芯片（Silicon Die）的高集(ji)(ji)成度封裝(zhuang)技術(shu)。即在可形成精細(xi)的排線和(he)電極的“中間基板（Interpoer）”上密集(ji)(ji)地(di)放(fang)(fang)置多個硅芯片（Silicon Die）（CoWoS技術(shu)將(jiang)會在后續文章中詳細(xi)敘述）。“中間基板（Interpoer）”有硅和(he)RDL兩種(zhong)選擇項。
多個裸片（Die）連接技術
如上文所述，“3D Fabric”由(you)Front-end（FE 3D）和(he)Back-end（BE 3D）兩種(zhong)技術(shu)構成。Front-end（FE 3D）中有(you)一種(zhong)被稱為“SoIC（System on Integrated Chips）”的(de)、堆(dui)疊連接(jie)硅芯(xin)片(pian)（Silicon Die）的(de)技術(shu)，這(zhe)是一種(zhong)可以(yi)支持“小(xiao)芯(xin)片(pian)化”的(de)技術(shu)。“小(xiao)芯(xin)片(pian)化”指(zhi)的(de)是有(you)意地將單顆芯(xin)片(pian)（Single Die）的(de)系統LSI（SoC：System on a Chip）分割為多個芯(xin)片(pian)（Chiplet）的(de)技術(shu)。這(zhe)項技術(shu)最近才開始量產(chan)。
Back-end 3D（BE 3D）有兩種將多(duo)個硅(gui)芯(xin)片（Silicon Die）高密度相互連(lian)接的技術。其一，用于智能手機的“InFO（Integrated Fan-Out，集成(cheng)扇(shan)出型）”；其二，用于高性能計算機（HPC）的“CoWoS（Chip on Wafer on Substrate，晶圓級封(feng)裝）”。二者都已擁有豐富的量產實(shi)績。
構成“3D Fabric”的Front-end 3D（左側）和Back-end 3D（右側）
Front-end 3D的SoIC大致分為兩類(lei)。其(qi)一，利用多個制造代(dai)際技術(shu)迥異的小(xiao)芯片（Silicon Die，Mini-die）來(lai)完成一個系統（相當于(yu)以(yi)往的System LSI），即Chiplet結構。可連(lian)接(jie)的“小(xiao)芯片（Mini-die）”有各式各樣(yang)，如利用最先進的工藝技術(shu)生產的N代(dai)際Mini-die、N-1代(dai)際的Mini-die、以(yi)及N-2代(dai)際的Mini-die等等。
其二(er)，利(li)用工藝技術迥異的多個硅(gui)芯(xin)(xin)(xin)片(pian)（Silicon Die）組成一(yi)個模(mo)組（Module），即異構(gou)(gou)結(jie)構(gou)(gou)（Heterogeneous）。比方說，將利(li)用邏輯(ji)半(ban)導體工藝生(sheng)產(chan)的硅(gui)芯(xin)(xin)(xin)片(pian)（Silicon Die）和(he)利(li)用存儲半(ban)導體工藝技術生(sheng)產(chan)的硅(gui)芯(xin)(xin)(xin)片(pian)（Silicon Die）組合起來。
從“CMOS”轉為”CSYS”
就以(yi)往(wang)的(de)(de)半導體(ti)研發技術而言，技術每進(jin)步一個(ge)代(dai)際，單(dan)個(ge)硅(gui)(gui)芯片（Silicon Die，或者稱為Single Chip）上搭載的(de)(de)晶體(ti)管(guan)數量大約(yue)增加兩倍。反過來看，每代(dai)技術下(xia)，集(ji)成(cheng)同(tong)樣數量的(de)(de)晶體(ti)管(guan)所需(xu)要的(de)(de)硅(gui)(gui)面積卻減少一半。其實現的(de)(de)前提(ti)如下(xia)，即盡可能地將更多的(de)(de)線路埋入CMOS的(de)(de)單(dan)個(ge)芯片（Sigle Die）里，即所謂的(de)(de)“單(dan)芯片（Monolithic）集(ji)成(cheng)的(de)(de)最大化(hua)”。
但是(shi)，就當下最先進(jin)的7納米、5納米代(dai)際(ji)的CMOS生產(chan)(chan)而言，將(jiang)利用不同(tong)代(dai)際(ji)技術生產(chan)(chan)的多個芯片(pian)（Die）組合起(qi)來、構成(cheng)一個系統的做(zuo)法正在成(cheng)為最佳解(jie)決方(fang)(fang)案。TSMC把這項解(jie)決方(fang)(fang)案稱為“CSYS（Complementary Systems, SoCs and Chiplets integration”。
從CMOS到“CSYS（Complementary Systems, SoCs and Chiplets integration）”
組成一(yi)個系統的半導(dao)體技術事例。
（a）是傳(chuan)統(tong)的(de)系(xi)統(tong)LSI（SoC），在單顆芯片(pian)（Sigle Die）上實現最大規模的(de)線路。
（b）為在邏輯芯(xin)片（Logic Die）上堆疊邏輯芯(xin)片（Logic Die）（或者存儲芯(xin)片）的(de)事例（SoIC）。
（c）為水平放置(zhi)邏輯芯片(pian)（Logic Die）（或者存儲芯片(pian)）的(de)事例。
（d）為在（c）的(de)(de)基礎(chu)上，堆(dui)疊傳感器芯片（Sensor Die）、高電(dian)壓線路（HV）、邏輯芯片（Logic Die）（或(huo)者存儲(chu)芯片）的(de)(de)SoIC事例。
以(yi)往，人們不(bu)(bu)會把(ba)采用(yong)不(bu)(bu)同(tong)(tong)(tong)工藝(yi)生產的(de)(de)硅芯片(pian)（Silicon Die）匯集(ji)在一(yi)起(qi)，而(er)是(shi)把(ba)采用(yong)相同(tong)(tong)(tong)工藝(yi)技術生產的(de)(de)硅芯片(pian)（Silicon Die）封裝在一(yi)起(qi)，且(qie)人們認為這有(you)利于降(jiang)低整體的(de)(de)成本(ben)。但是(shi)，就7納(na)米、5納(na)米等尖(jian)端的(de)(de)技術工藝(yi)而(er)言(yan)，邏輯(ji)半導(dao)體的(de)(de)微縮(suo)化使成本(ben)不(bu)(bu)斷增加，同(tong)(tong)(tong)時，難以(yi)實(shi)現微縮(suo)化的(de)(de)線路區塊（Block）越(yue)來越(yue)多。
于是，微縮(suo)化的(de)優勢僅存在于大型(xing)的(de)線路(lu)區塊（Block）中(zhong)，而(er)采用尖端工(gong)藝變得越來(lai)越普遍。相(xiang)反，將多個芯片（Die）以2.5/3D的(de)形式連接(jie)起(qi)來(lai)的(de)集成技術(shu)（即先(xian)進(jin)封裝(zhuang)技術(shu)）的(de)比重越來(lai)越大。更準(zhun)確(que)地說，要實現先(xian)進(jin)系統的(de)研發，先(xian)進(jin)的(de)封裝(zhuang)技術(shu)是極其重要的(de)。
用于智能手機的“InFO”的發展
以下開始介紹TSMC研發(fa)的先進封(feng)裝技(ji)術的最新發(fa)展方向。
TSMC的(de)先進(jin)封(feng)裝技術始于(yu)用(yong)于(yu)高性能計算(suan)的(de)“CoWoS（Chip on Wafer on Substrate，晶(jing)圓級封(feng)裝）”和(he)用(yong)于(yu)智(zhi)能手機的(de)“InFO（CoWoS（Chip on Wafer on Substrate，集成扇出型）”。“CoWoS”在2012年(nian)(nian)前后開始被(bei)采用(yong)，已經有十年(nian)(nian)的(de)量產(chan)實績。InFO因在2016年(nian)(nian)被(bei)用(yong)于(yu)“iPhone 7”的(de)“A10”處理器，而被(bei)人們熟(shu)知。
TSMC的最先進的封裝技術和其發展。橫軸為時間、縱軸為相互連接的密度、封裝的大小
CoWoS和InFO已經(jing)具有十年以上的(de)研發(fa)歷(li)史，至此已經(jing)派生出多種(zhong)產品。此外，最近由于(yu)SoIC（System on Integrated Chips）研發(fa)的(de)進步，將SoIC與CoWoS或者(zhe)InFO結合的(de)3D封裝(zhuang)開始“登場(chang)”。
接下來，我們來看(kan)看(kan)InFO的(de)(de)(de)“衍生品”。就最初的(de)(de)(de)InFO而言，其標準是，在被稱為“InFO PoP（Package on Package）”的(de)(de)(de)InFO上(shang)(shang)搭載低(di)功耗版本的(de)(de)(de)DRAM（封裝(zhuang)產品）。主要用(yong)(yong)途為智能手機的(de)(de)(de)應(ying)用(yong)(yong)處理器（AP）。將AP封裝(zhuang)于InFO上(shang)(shang)，并搭載DRAM，一(yi)個小而薄的(de)(de)(de)模(mo)組就誕(dan)生了。
InFO PoP、InFO_B、FCCSP的概圖。在下面的表格中比較了InFO_B和FCCSP（二者的外形尺寸都是14mm見方）
最近，又研發(fa)了一項名為(wei)“InFO_B（Bottom Only）”的(de)技術，即(ji)可(ke)(ke)由TSMC以外的(de)其他企業搭載DRAM。與FCCSP相(xiang)比，可(ke)(ke)以獲得更高的(de)性能(neng)。在外形尺(chi)寸同樣為(wei)14mm見方的(de)情況(kuang)下，比較InFO_B和FCCSP后發(fa)現，InFO_B的(de)優(you)勢如下：有效控制(zhi)電源電壓下降、可(ke)(ke)容納(na)更大尺(chi)寸的(de)芯(xin)片（Die）、可(ke)(ke)容納(na)更厚的(de)芯(xin)片（Die）。
對InFO的另一個重要(yao)的研發是，針對高性能(neng)計算(suan)機（HPC）的改(gai)良，這一點我們(men)將在下文中詳細敘述。
“InFO”技術在HPC的應用
TSMC研發了用于(yu)高(gao)性能計算機（HPC）的(de)“CoWoS”，且已有十年(nian)以上的(de)量產實績。CoWoS雖(sui)然(ran)是一種(zhong)可應(ying)用于(yu)高(gao)速、高(gao)頻信號的(de)優秀封裝技術(shu)，但它有一個(ge)致命的(de)弱(ruo)點(dian)。由于(yu)“中間基板（Interposer）”采用的(de)是大型的(de)硅基板，因此生產成本極高(gao)。
InFO作為一(yi)種用于智能手機的封裝(zhuang)技術，不需要(yao)封裝(zhuang)基板(ban)。因(yin)此，生產成(cheng)本較(jiao)低。于是，基于“InFO”，在搭載(zai)多個(ge)芯片（Multi-die，或者(zhe)Chiplet）的前(qian)提下，通過增(zeng)加封裝(zhuang)基板(ban)，試圖應(ying)用于HPC，即“InFO_oS”，也可以看做是CoWoS的廉價版。
“InFO_oS”的研發事例（可看做是首代產品），左上為從上面看的封裝圖。將兩顆硅芯片（Silicon Die，Chiplet）組合起來的Net-work-switch。左下為斷面圖。右側為Net-work-switch的整體圖像
“InFO_oS”的概要和結構圖，利用RDL（線路重布層, Redistribution Layer）將多個硅芯片（Silicon Die）和基板相連接。RDL的排線的線寬線距極細，為2/2um。RDL的層數為五層。基板和RDL之間通過130um 間距（Pitch）的銅（Cu）凸點（Bump）連接
InFO_oS的(de)首代(dai)產(chan)(chan)品(pin)于(yu)2018年開(kai)始量產(chan)(chan)。RDL的(de)面(mian)積最(zui)大(da)可達(da)Reticle的(de)1.5倍（1,287平方毫(hao)米左右）。被看做是Net-work-switch模(mo)組。第(di)二(er)代(dai)產(chan)(chan)品(pin)為(wei)搭載了10顆(ke)(ke)Chiplet的(de)模(mo)組。結構如下(xia)：兩顆(ke)(ke)邏輯Mini-die，8顆(ke)(ke)用于(yu)輸(shu)入/輸(shu)出（IO）的(de)Mini-die。RDL部分(fen)的(de)面(mian)積為(wei)Reticle的(de)2.5倍（51mm×42mm）。基板的(de)大(da)小為(wei)110mm見方。預計在2021年內量產(chan)(chan)第(di)二(er)代(dai)產(chan)(chan)品(pin)。
“InFO_oS（用于Net-work-switch的模組）”的研發技術藍圖。橫軸為Net-work-switch的性能，縱軸為模組的大小和功耗
介紹兩種改良的InFO封裝
本(ben)文開始介(jie)紹兩種改良了(le)“InFO”技術(shu)的封裝方式，都是(shi)應(ying)用于(yu)高性能計算機的。其一，堆(dui)疊兩個“InFO”，即“InFO_SoIS（System on Integrated Substrate）”；其二，在模組（尺寸和晶圓大(da)小(xiao)相近）上橫向排(pai)列(lie)多個硅(gui)芯片（Silicon Die，或(huo)者Chip），再通過“InFO”結構(gou)，使芯片和輸入/輸出端子(zi)相互連接，即“InFO_SoW（System on Wafer）”。
用于超高性能計算機的“InFO”的改良技術，左側為支持超高波段（毫米波）的“InFO_SoIS（System on Integrated Substrate）”的斷面圖，右側為在大小近似于晶圓的模組上排列多個芯片（Die）的“InFO_SoW（System on Wafer）”的封裝事例（概念圖）。
首先，我們(men)介紹一下(xia)堆疊了(le)兩個(ge)“InFO”的(de)(de)“InFO_SoIS（System on Integrated Substrate）”的(de)(de)技術概要(yao)。在(zai)演(yan)講幻燈片(pian)(pian)中展示的(de)(de)“InFO_SoIS”封裝中展示了(le)如下(xia)結(jie)(jie)構。首先，在(zai)RDL（線(xian)(xian)路重布(bu)層，Redistribution Layer）上(shang)放置SoC（System on a Chip）芯片(pian)(pian)和(he)I/O芯片(pian)(pian)，通過RDL將(jiang)信號線(xian)(xian)和(he)電源(yuan)線(xian)(xian)引(yin)到(dao)下(xia)面。這(zhe)種結(jie)(jie)構被稱為(wei)“InFO 1”。被引(yin)到(dao)下(xia)面的(de)(de)信號線(xian)(xian)和(he)電源(yuan)線(xian)(xian)經由微(wei)型凸塊(kuai)(kuai)（Micro Bump）與具(ju)有多(duo)層排線(xian)(xian)結(jie)(jie)構的(de)(de)樹脂基板(ban)(ban)(ban)（RDL）相(xiang)連接。在(zai)多(duo)層樹脂基板(ban)(ban)(ban)的(de)(de)底部廣泛分布(bu)著將(jiang)信號線(xian)(xian)和(he)電源(yuan)線(xian)(xian)引(yin)出(chu)的(de)(de)凸塊(kuai)(kuai)（Bump），且凸塊(kuai)(kuai)的(de)(de)間距（Pitch）比InFO 1更寬。這(zhe)種結(jie)(jie)構被稱為(wei)“InFO 2”。此(ci)外，樹脂基板(ban)(ban)(ban)的(de)(de)四周還設計有防止翹曲(qu)的(de)(de)“加強環（Stiffener Ring）”。
“InFO_SoIS”的構造圖（左）、試做事例（右）。出自TSMC“Hot Chips 33 演講
試做的(de)(de)(de)“InFO_SoIS”封(feng)裝品將一個(ge)SoC、四個(ge)I/O 芯片容納于(yu)InFO 1中，下(xia)部由InFO 2支撐。尺寸為91毫(hao)米見方。硅芯片（Silicon Die）全部為良品，封(feng)裝、組裝的(de)(de)(de)良率超過95%。此外，100毫(hao)米見方的(de)(de)(de)“InFO_SoIS”的(de)(de)(de)封(feng)裝良率達到了(le)100%。
且對試做的“InFO_SoIS”封裝品和傳統的樹(shu)脂基板（GL102）在(zai)毫米波帶中的損耗進行了比較。在(zai)28GHz情況下，插入損耗（溫(wen)度25度一一125度）減(jian)少(shao)了約(yue)25%，在(zai)50GHz下，減(jian)少(shao)了約(yue)30%。
“InFO_SoIS”在毫米波帶上的插入損失，并與傳統的樹脂基板（GL102）進行比較。左下的表格為28GHz和50GHz的相對值（把傳統基板視為單位“1”），右下方的圖表為插入損失的周波特性
InFO實現了晶圓級超大處理器
上文中，我們介紹了支(zhi)持毫(hao)米波(bo)信號的(de)“InFO_SoIS”的(de)概要，下面我們介紹晶圓級（Wafer Scale）的(de)超大型(xing)封(feng)裝技術(shu)一一“InFO_SoW”的(de)概要。“InFO_SoW”技術(shu)被AI初創公司Cerebras Systems研發的(de)晶圓級深度學習處理(li)器“WSE（Wafer Scale Engine）”采(cai)用。WSE的(de)芯片尺寸(cun)極大，為215毫(hao)米見方(fang)，與直徑為300毫(hao)米的(de)硅晶圓相匹配。
“InFO_SoW”技(ji)術的(de)(de)特(te)點(dian)如(ru)下(xia)，將大(da)規(gui)模(mo)系統（由大(da)量(liang)的(de)(de)硅芯(xin)片組(zu)(zu)成）集成于直徑為300毫米左右的(de)(de)圓板狀模(mo)組(zu)(zu)（晶圓狀的(de)(de)模(mo)組(zu)(zu)）上。通過采用InFO技(ji)術，與(yu)傳統的(de)(de)模(mo)組(zu)(zu)相比較，可以獲得更小型、更高密度的(de)(de)系統。
“InFO_SoW”技術的特點（上）、結構（左下）、研發事例（右下）
模(mo)組的(de)構成如下：晶圓(yuan)狀的(de)放熱模(mo)組（Plate）、硅芯(xin)片（Silicon Die）群(qun)(qun)、InFO RDL、電源模(mo)組、連(lian)接(jie)器(qi)等。硅芯(xin)片群(qun)(qun)的(de)相互連(lian)接(jie)、硅芯(xin)片群(qun)(qun)和(he)電源模(mo)組以(yi)及連(lian)接(jie)器(qi)之間的(de)連(lian)接(jie)都借由RDL完成。
比較利用倒裝芯片（Flip Chip）技術的Multi-chip-module（MCM）和“InFO_SoW”
演講中，還(huan)比較了采(cai)用倒裝芯片（Flip Chip）技術的(de)(de)Multi-chip-module（MCM）和“InFO_SoW”。與(yu)MCM相比，相互連接的(de)(de)排線寬(kuan)度、間(jian)隔縮短了二分之一，排線密度提高(gao)了兩(liang)(liang)倍(bei)。此外，單位(wei)面積的(de)(de)數據傳輸速度也提高(gao)了兩(liang)(liang)倍(bei)。電源供給網絡（PDN）的(de)(de)阻抗（Impedance）明顯低(di)于MCM，僅為(wei)MCM的(de)(de)3%。
CoWoS：十年五代的封裝技術
如上文所述，TSMC根據中(zhong)間基(ji)(ji)板(ban)(ban)(ban)（Interpoer）的(de)不(bu)同，把(ba)“CoWoS”分為三種(zhong)類型(xing)。第(di)一(yi)，把(ba)硅(gui)（Si）基(ji)(ji)板(ban)(ban)(ban)當(dang)做中(zhong)間基(ji)(ji)板(ban)(ban)(ban)，即CoWoS_S（Silicon Interposer），這就是在2011年研發的(de)最(zui)初的(de)“CoWoS”技術，與過去的(de)“CoWoS”相比(bi)，它(ta)的(de)先進之處在于，它(ta)是一(yi)種(zhong)把(ba)硅(gui)基(ji)(ji)板(ban)(ban)(ban)當(dang)做中(zhong)間基(ji)(ji)板(ban)(ban)(ban)的(de)先進封裝技術。
第二為(wei)(wei)“CoWoS_R（RDL Interposer）”，即把RDL（線路重布(bu)層，Redistribution Layer）當做中間(jian)基板(ban)。第三為(wei)(wei)“CoWoS_L（Local Silicon Interconnect and RDL Interposer）”，即把小型的(de)硅芯片(Silicon Die)和RDL當做中間(jian)基板(ban)。但是，需(xu)要讀者留意的(de)是，TSMC把“Local Silicon Interconnect”縮寫為(wei)(wei)“LSI”。
“CoWoS_S（原來的CoWoS）”的斷面結構圖。即2.5D封裝的代表事例。通過在作為中間基板（Interposer）的硅基板上形成高密度排線、硅通孔（TSV），不僅可以高密度地放置硅芯片（Silicon Die），還可以高速傳輸信號
“CoWoS_S（原(yuan)來的(de)(de)(de)CoWoS）”是在2011年開發(fa)的(de)(de)(de)，且被稱為(wei)“第(di)一(yi)代（Gen-1）”。被Xilinx的(de)(de)(de)高(gao)端FPGA等產(chan)(chan)品采(cai)用。硅制中間基板的(de)(de)(de)最大(da)尺(chi)(chi)寸(cun)為(wei)775平方毫米（25mmx31mm）。幾(ji)乎接近于一(yi)張(zhang)Reticle 的(de)(de)(de)曝光尺(chi)(chi)寸(cun)（26mm×33mm，ArF液浸式掃描情況下）。即，FPGA芯片(pian)（Die）的(de)(de)(de)生(sheng)產(chan)(chan)技(ji)術(shu)為(wei)28納米的(de)(de)(de)CMOS工藝。就采(cai)用了此(ci)款(kuan)技(ji)術(shu)的(de)(de)(de)Xilinx的(de)(de)(de)高(gao)端FPGA“7V2000T”而言，將四顆FPGA邏輯(ji)芯片(pian)搭載于“CoWoS_S”上。
就2014年(nian)研發(fa)的第二代“CoWoS_S”而(er)言，硅(gui)制(zhi)中間(jian)基板的尺(chi)寸擴大到了1,150平方(fang)毫(hao)米(mi)。接近于1.5張Reticle的曝光面積（1,287平方(fang)毫(hao)米(mi)）。在(zai)2015年(nian)，被Xilinx的高端FPGA“XCVU440”采用。搭(da)載了三顆FPGA的邏輯芯(xin)片。FPGA芯(xin)片的制(zhi)造(zao)技術為20納米(mi)的CMOS工藝。
就2016年研發的(de)第三(san)代“CoWoS_S”而(er)言，雖然硅(gui)制中(zhong)間基(ji)板(ban)的(de)尺寸沒有什么變化，但是首次混(hun)(hun)合搭載(zai)了(le)高速DRAM模組(zu)（HBM）、邏輯芯(xin)片(pian)。在2016年，被NVIDIA的(de)高端GPU（GP100）采用。混(hun)(hun)合搭載(zai)了(le)GPU芯(xin)片(pian)和(he)“HBM2”。“HBM2”為硅(gui)芯(xin)片(pian)（Silicon Die）壓層模組(zu)（通(tong)過TSV將四顆DRAM芯(xin)片(pian)和(he)一顆Base Die（位于最下(xia)層）連(lian)接起來），“GP100”上搭載(zai)了(le)四顆HBM2模組(zu)。將容(rong)量為16GB（128GBit）的(de)DRAM和(he)GPU高速連(lian)接。
就2019年研發的第四代“CoWoS_S”而(er)言，硅制(zhi)中間基(ji)板(ban)的尺(chi)寸擴大(da)至相(xiang)當于兩(liang)張Reticle的曝光面積。幾乎(hu)達到(dao)了1,700平方(fang)毫(hao)米。這(zhe)款大(da)型的中間基(ji)板(ban)上混合搭載了大(da)規模的邏輯芯片和六個(ge)HBM2。單個(ge)HBM2的存儲(chu)容(rong)量增(zeng)加(jia)到(dao)了8GB（64GBit），因(yin)此合為計(ji)48GB（384 GBit），容(rong)量是第三代的三倍。
“CoWoS_S（原來的CoWoS）”的發展歷程。從2011年的第一代到2021年的第五代，一直在改良
如上所述，原本中間基板的尺寸就很大，如今愈來愈大。第一代的面積為775mm2（相當于一張Reticle），第二代和第三代的面積相當于1.5張Reticle，分別為1,150mm2、1,170mm2。第四代面積進一步增大，相當于兩張Reticle，為1,700mm2。
最初搭(da)(da)載在中間基板上的(de)硅芯片(pian)(pian)(pian)（Silicon Die）為多個邏(luo)輯芯片(pian)(pian)(pian)（Logic Die），第三(san)代以后開(kai)始混(hun)搭(da)(da)邏(luo)輯芯片(pian)(pian)(pian)和存儲(chu)芯片(pian)(pian)(pian)。即開(kai)始混(hun)合搭(da)(da)載邏(luo)輯芯片(pian)(pian)(pian)（SoC）、高速(su)DRAM模組“HBM（High Bandwidth Memory）”的(de)壓層芯片(pian)(pian)(pian)（Die）群。具體(ti)而(er)(er)言，一顆SoC芯片(pian)(pian)(pian)和四(si)顆HBM（4Gbit*4顆，合計(ji)為16Gbit）。就第四(si)代而(er)(er)言，在SoC芯片(pian)(pian)(pian)面積（集成程度）擴大的(de)同時，混(hun)搭(da)(da)的(de)HBM增(zeng)(zeng)至六個。通過將單(dan)個HBM的(de)存儲(chu)容(rong)量(liang)增(zeng)(zeng)加(jia)兩倍，使HBM的(de)總(zong)容(rong)量(liang)較第三(san)代增(zeng)(zeng)長了三(san)倍（48Gbit）。
就今年（2021年）第五代（CoWoS_S，原來的CoWoS）而言，硅制中間基板的面積擴大至2,500mm2，相當于三張Reticle，同時，搭載了八個HBM，這相當于第三代的兩倍。邏輯硅芯片（Logic Silicon Die）還是Chiplet，兩顆Mini-die被放置在1,200mm2的區域內(nei)。可搭(da)載的HBM的規(gui)格為“HBM2E（即HBM的第二(er)代強化(hua)版）”。
就硅制中間基板的RDL（線路重布層，Redistribution Layer）而言，通過提高銅（Cu）排線的厚度，使方塊電阻（Sheet Resistance）減少了一半（甚至更多）。通過5層銅排線使硅芯片（Silicon Die）相連接。此外，為了進一步減少硅通孔(Through Silicon Via, TSV)的高頻損耗，針對TSV進行了再次設計。在2GHz～14GHz高頻帶的插入損耗（S21）為0.1dB（甚至更高），重新設計后為0.05dB。此外，通過將“嵌入式深溝電容（eDTC，embedded Deep Trench Capacitor）”裝入硅制中間基板，穩定了電源系統。eDTC的容量密度為300nF/mm2。在100MHz~2GHz頻帶(dai)，電(dian)源分(fen)布網絡(luo)（PDN）的(de)電(dian)阻(zu)抗（Impedance）減少了35%（得(de)益(yi)于eDTC）。
支持第五代“CoWoS_S（以往的CoWoS）”的技術要素
新一代（第六代）的“CoWoS_S”預計在2023年研發。硅制中間基板的尺寸達到4張Reticle的尺寸。計算下來為3,400mm2左右（約58.6mm見方）。邏輯部分搭(da)(da)載兩(liang)顆（或(huo)者(zhe)更多）Mini-die，存儲部分搭(da)(da)載了12個HBM。對應的(de)HBM的(de)規格為“HBM3”。
“CoWoS_S（以往的CoWoS）”的研發產品路線圖（Road Map)
資訊來源：半導體行業觀察
