摩爾定律效應越來越弱，這在即將到來的3nm制程上體現得更加凸出。7nm還可以不依賴于EUV光刻機，但這在5nm時代已經不成立，EUV作用無可替代，而5nm又似乎是7nm向3nm過渡過程中得一個“緩沖”地帶，真正達到3nm的時代，由于工藝復雜度的大幅提升，以及相關材料、連接等配套技術的不成熟，使得3nm產業鏈上的各個環節都顯得力不從心，特別是芯片制造和(he)封測環(huan)節(jie)，代表企業自然是臺積電(dian)和(he)三星，前(qian)進道路較之(zhi)7nm和(he)5nm時代，難度(du)陡增。
臺積電也“畏懼”3nm的高成本
臺積電(dian)3nm制程(cheng)仍(reng)延用(yong)FinFET晶體(ti)管架構，其主(zhu)要優(you)(you)勢在(zai)于(yu)可充分發揮EUV技(ji)術(shu)優(you)(you)異的光學能力，以(yi)及符合預期(qi)的良(liang)率(lv)表現，減少光罩(zhao)缺陷及制程(cheng)堆棧誤差，并降低整體(ti)成本(ben)。相較于(yu)三(san)星3nm制程(cheng)使用(yong)的GAA（Gate-All-Around）技(ji)術(shu)，臺積電(dian)依然處于(yu)優(you)(you)勢地位。
不過，要實(shi)現3nm制(zhi)程量(liang)產，臺積(ji)電還(huan)需(xu)要克(ke)服一(yi)系(xi)列困難(nan)。
3nm制程面臨芯片設計(ji)復雜(za)度以及晶圓(yuan)代(dai)工成(cheng)本飆升(sheng)(sheng)等問題，還有(you)EUV光刻(ke)機(ji)采購成(cheng)本創新(xin)高，產出(chu)吞(tun)吐量(liang)提升(sheng)(sheng)速度放緩，推升(sheng)(sheng)3nm晶圓(yuan)代(dai)工報價恐達3萬(wan)美(mei)元。
近期，有(you)消息(xi)傳出，蘋(pin)果可能(neng)考慮到(dao)成本關系，推遲手機芯(xin)片采用3nm制程，不過這一(yi)消息(xi)并未得到(dao)證實。實際上，為了改善成本，臺積電專門制定了EUV改善計劃，并改良EUV光(guang)刻機設計，以及導(dao)入(ru)先進封(feng)裝，以求更多客戶愿意(yi)采用3nm制程。
EUV設(she)(she)備耗電(dian)量是DUV的(de)10倍。臺積電(dian)通(tong)過(guo)設(she)(she)備程(cheng)序(xu)修正，將EUV光脈沖能(neng)量優(you)化，并重新(xin)設(she)(she)計反射結構，有效提了(le)3%反射率。臺積電(dian)還分析二氧化碳(tan)雷射系統放大(da)器的(de)運轉數(shu)據，采(cai)用變(bian)動頻(pin)率取(qu)代(dai)固定(ding)頻(pin)率的(de)方式(shi)，提升(sheng)了(le)EUV設(she)(she)備5%的(de)能(neng)源使用效率。這些(xie)工作(zuo)主要就是針對(dui)3nm制程(cheng)的(de)。
另(ling)外(wai)，臺積電有望啟動(dong)EUV持續改善(shan)計劃（CIP），目的是增(zeng)加芯片尺寸的同時(shi)，減(jian)少EUV光(guang)罩使(shi)用道數。以(yi)ASML今(jin)年推出的NXE：3600D為例，其價格高(gao)達1.4～1.5億(yi)美元，每小時(shi)可處理160片12英寸晶圓，4nm制程上，EUV光(guang)罩大約(yue)在14層之內，而3nm制程將達到25層，導致成本(ben)暴(bao)增(zeng)。
通過CIP，有(you)望將(jiang)光罩降至20層，雖(sui)然(ran)芯(xin)片(pian)尺寸將(jiang)略(lve)為增加，但(dan)是有(you)助于降低(di)生產成本與晶圓代(dai)工報價。
除了制(zhi)(zhi)造，3nm芯(xin)片封裝(zhuang)也(ye)是一大挑戰，屆時(shi)，3D封裝(zhuang)技(ji)術將全面導入(ru)量產(chan)，同時(shi)，隨著(zhu)3nm制(zhi)(zhi)程(cheng)技(ji)術和(he)成本的(de)增加，Chiplet堆疊和(he)封裝(zhuang)技(ji)術也(ye)將大面積鋪開。這些(xie)都使(shi)得(de)臺積電(dian)需要(yao)投(tou)入(ru)更多的(de)資源和(he)精(jing)力。
正是因為(wei)存在這樣(yang)的(de)(de)狀(zhuang)況和趨勢，需要更多的(de)(de)合作。近期，有臺灣地(di)區媒體報(bao)道，臺積電已(yi)將(jiang)2.5D封(feng)(feng)裝(zhuang)技(ji)術CoWoS（Chip On Wafer On Substrate）業務(wu)的(de)(de)部分流程(cheng)（On Substrate，簡稱oS）外包給了OSAT廠商，主要集中(zhong)在小批(pi)量(liang)定制產品方面。而類似的(de)(de)合作模式預計將(jiang)在未來的(de)(de)3D IC封(feng)(feng)裝(zhuang)中(zhong)繼(ji)續(xu)存在。CoWoS技(ji)術先將(jiang)芯片(pian)通過(guo)Chip on Wafer（CoW）的(de)(de)封(feng)(feng)裝(zhuang)制程(cheng)連接至硅晶圓，再(zai)把CoW芯片(pian)與基板連接（oS）。
臺積電擁有(you)高度自動化的(de)(de)晶圓級封裝(zhuang)技術，而oS流程無法實現(xian)自動化的(de)(de)部(bu)分(fen)較(jiao)多，需要更多人(ren)力，而日月光（ASE）、硅品、安靠(kao)（Amkor）等(deng)頂(ding)尖OSAT廠商(shang)在(zai)oS流程處理方面的(de)(de)經驗(yan)更多。
在封(feng)裝業務方(fang)面，臺積電最賺錢的是(shi)晶(jing)圓級SiP技術，如CoW和WoW，其次是(shi)FOWLP和InFO，而oS的利潤最低。由于Chiplet需求(qiu)顯著增長，預計(ji)臺積電會將更多的低利潤封(feng)裝業務交給OSAT。
三星押寶新架構
與臺積電(dian)延續使(shi)用(yong)(yong)FinFET晶體(ti)管架(jia)(jia)構(gou)(gou)不(bu)同，三(san)星的(de)3nm制(zhi)程將進入GAA時代，這也(ye)(ye)是芯片制(zhi)造史(shi)上首次采用(yong)(yong)該架(jia)(jia)構(gou)(gou)，也(ye)(ye)算是一個里程碑了。GAA架(jia)(jia)構(gou)(gou)的(de)優勢在于可以擴展驅動處理器和組(zu)件的(de)能力，使(shi)其具有(you)更(geng)高的(de)性能和更(geng)低的(de)功耗。
三星的(de)先進制(zhi)程(cheng)時間表顯示，本(ben)來(lai)2021年就要(yao)投產(chan)3nm制(zhi)程(cheng)，但要(yao)全面轉移至最新技(ji)術難度相(xiang)當(dang)高，2022年上半年才(cai)會(hui)推(tui)出(chu)3nm制(zhi)程(cheng)，臺(tai)積電(dian)3nm制(zhi)程(cheng)將在同年下半年推(tui)出(chu)。但具體量(liang)產(chan)時間和良率情況，還(huan)要(yao)等到出(chu)貨(huo)后(hou)才(cai)能見分曉(xiao)。
三(san)星(xing)強(qiang)調，與(yu)5nm制程相比，其首顆3nm制程GAA技(ji)術芯(xin)片面(mian)積將縮小35%，性能(neng)提高(gao) 30% 或功耗降低 50%。三(san)星(xing)也表示3nm制程良(liang)率正在逼近4nm，預計2022 年推出(chu)第一(yi)代(dai) 3nm 3GAE 技(ji)術，2023年推出(chu)新一(yi)代(dai)3nm 3GAP技(ji)術。
要想實(shi)現以上目(mu)標，三星還需要客服不少(shao)技術難(nan)題。有業內人(ren)士表示，目(mu)前，三星的3nm GAA工藝依然(ran)面臨著漏電(dian)等關鍵技術問題，性能和成本方面可(ke)能也存在(zai)一些(xie)問題，或許將(jiang)依然(ran)不敵(di)臺(tai)積(ji)電(dian)3nm FinFET工藝。
在封裝方面，三星也面臨著與臺積電類似的挑戰，那就是3nm封裝需要投入更多的資源和精力，也需要有合作伙伴提供支持。11月11日，三星宣布，已開發出混合基板立方體 (H-Cube) 技術，這是其最新的 2.5D 封裝解決方案，專門用于需要高性能和大面積的高性能計算、人工智能、數據中心和網絡(luo)芯片。而(er)H-Cube技術(shu)和該公司與三星電機 (SEMCO) 和 Amkor Technology 聯合開發的。
隨著(zhu)一個(ge)封(feng)裝(zhuang)中的(de)(de)芯(xin)片數量和尺(chi)寸的(de)(de)增(zeng)加或(huo)需要高帶(dai)寬通信(xin)，大(da)面積封(feng)裝(zhuang)變得越(yue)來越(yue)重要。對于包括(kuo)中介層在(zai)內的(de)(de)Die的(de)(de)附著(zhu)和連(lian)接(jie)，細(xi)(xi)間距基板(ban)是必不可少的(de)(de)，但(dan)隨著(zhu)尺(chi)寸的(de)(de)增(zeng)加，價(jia)格會顯著(zhu)上漲。H-Cube技術采(cai)用(yong)混合基板(ban)與能夠進行精(jing)細(xi)(xi)凸(tu)塊連(lian)接(jie)的(de)(de)細(xi)(xi)間距基板(ban)和高密度(du)互(hu)連(lian) (HDI) 基板(ban)相(xiang)結合，以實現(xian)大(da)尺(chi)寸的(de)(de) 2.5D 封(feng)裝(zhuang)。
當集成六個或更多 HBM 時(shi)，大面積基板(ban)(ban)(ban)的(de)制造難度迅速(su)增(zeng)加，導(dao)致效率下降。三星通過(guo)應用混合(he)基板(ban)(ban)(ban)結構解(jie)決了這個問題(ti)，其中易于大面積實施(shi)的(de)HDI基板(ban)(ban)(ban)重疊在高端細間(jian)(jian)(jian)距(ju)(ju)基板(ban)(ban)(ban)下。通過(guo)將連接芯片和(he)基板(ban)(ban)(ban)的(de)焊球間(jian)(jian)(jian)距(ju)(ju)比傳統焊球間(jian)(jian)(jian)距(ju)(ju)減少 35%，可(ke)以將細間(jian)(jian)(jian)距(ju)(ju)基板(ban)(ban)(ban)的(de)尺寸(cun)最小化，同(tong)時(shi)在細間(jian)(jian)(jian)距(ju)(ju)基板(ban)(ban)(ban)下增(zeng)加 HDI 基板(ban)(ban)(ban)。
AMD轉單傳聞
近些(xie)年，隨(sui)著AMD業務的風生水起，其對先進制程(cheng)(cheng)的需求(qiu)量快速提升(sheng)，在7nm和5nm方面，AMD已經(jing)成為臺(tai)積電(dian)的第二大客戶。不出(chu)意外的話(hua)，該(gai)公司的下(xia)一代Zen 5架構(gou)霄龍(long)（EPYC）Turin 處理器，也將采用臺(tai)積電(dian)的3nm制程(cheng)(cheng)。
然而，自(zi)從三星(xing)(xing)宣(xuan)布(bu)了(le)3nm制程工藝計劃后，市場不斷傳出高通(tong)和AMD愿意采(cai)用，除(chu)了(le)三星(xing)(xing)可(ke)以(yi)提供從設計到生產的全套服(fu)務配(pei)合外，其代工報價(jia)相對低廉(lian)絕對是讓(rang)高通(tong)和AMD心動的原因，這(zhe)點在(zai)英偉達與(yu)三星(xing)(xing)在(zai)8nm工藝的合作上就有很好的體(ti)現。
雖然AMD一直將臺(tai)(tai)積電(dian)作為主要(yao)代(dai)(dai)工(gong)廠(chang)，但一直希望有第二(er)家晶(jing)圓代(dai)(dai)工(gong)廠(chang)能有所分擔，特別是英特爾現在也(ye)(ye)選擇(ze)(ze)了(le)臺(tai)(tai)積電(dian)進行(xing)代(dai)(dai)工(gong)。由于AMD不(bu)可能與進入晶(jing)圓代(dai)(dai)工(gong)市(shi)場的英特爾合作，三星也(ye)(ye)就(jiu)成為唯一候選。據了(le)解，AMD或許(xu)會選擇(ze)(ze)三星生產GPU和非主力平(ping)臺(tai)(tai)的CPU，不(bu)過仍要(yao)視乎三星3nm工(gong)藝的技術和良(liang)品率(lv)而定。
而且，最近幾年，AMD與三(san)(san)(san)(san)星一(yi)直在GPU技術方面保(bao)持著合作(zuo)關系。2019年，三(san)(san)(san)(san)星與AMD宣布達成多年戰略合作(zuo)關系，三(san)(san)(san)(san)星獲得AMD的GPU IP授權，允許三(san)(san)(san)(san)星在與AMD不發生競爭(zheng)關系的領域使用其GPU IP，如說手機、平(ping)板(ban)電(dian)腦等。而三(san)(san)(san)(san)星得到的IP不會出現在PC平(ping)臺上。
在(zai)今(jin)年(nian)5月舉辦(ban)的(de) 2021 Computex 臺北電(dian)腦展上，AMD公司CEO蘇姿豐宣布將把自家的(de) RDNA 2架(jia)構GPU帶(dai)到三星 Exynos SoC 上，代替原(yuan)有的(de) Mali GPU。
7月，有消息(xi)認(ren)識爆料(liao)，三星(xing)(xing)(xing)即將(jiang)推(tui)出代號(hao)為“Pamir（帕米(mi)爾）”的(de)Exynos 2200處理(li)器(qi)，基于(yu)4nm工藝制程打造，集(ji)成了AMD GPU。根據此前(qian)披露的(de)信(xin)息(xi)，三星(xing)(xing)(xing)Exynos 2200將(jiang)采用(yong)(yong)(yong)RDNA2圖形微架構，這是PlayStation 5、Xbox Series X和AMD Radeon RX顯卡中使用(yong)(yong)(yong)的(de)技術。不(bu)過，由于(yu)架構和功耗(hao)的(de)原因(yin)，三星(xing)(xing)(xing)Exynos與(yu)AMD GPU結合后的(de)具(ju)體表現可能(neng)不(bu)會達到與(yu)游(you)戲(xi)機和PC甚至(zhi)筆(bi)記本電腦(nao)相同的(de)水平，但它仍然可以使三星(xing)(xing)(xing)的(de)Exynos在競爭中獲得優勢。按照慣例，三星(xing)(xing)(xing)Galaxy S22系列預計會率(lv)先商用(yong)(yong)(yong)Exynos 2200處理(li)器(qi)。
因此(ci)，基于近些(xie)年良好的合作關系，以及3nm制(zhi)程(cheng)難度和風險水平的提升，AMD有一家芯片代工備選廠商，也是合理的。具體情況(kuang)如(ru)何，就(jiu)看(kan)明年3nm的量產情況(kuang)了。
Chiplet有望在3nm時代爆發
近些(xie)年，Chiplet的(de)(de)出(chu)現，就是因為7nm、5nm先(xian)(xian)進制(zhi)(zhi)程的(de)(de)成本(ben)過高，使得多數廠商望而(er)卻步，為了(le)讓(rang)先(xian)(xian)進制(zhi)(zhi)程不(bu)斷(duan)普及，讓(rang)更多廠商受(shou)惠的(de)(de)同時，能較(jiao)好地控制(zhi)(zhi)成本(ben)，采用將不(bu)同制(zhi)(zhi)程的(de)(de)多個(ge)Die封裝在一起的(de)(de)Chiplet技(ji)術受(shou)到了(le)越來(lai)越多的(de)(de)關注。
不(bu)過，目前(qian)已經(jing)量產(chan)的(de)(de)(de)(de)(de)最先進制(zhi)程是(shi)5nm，此時的(de)(de)(de)(de)(de)Chiplet技(ji)(ji)術(shu)(shu)還處(chu)于起步階(jie)段，實(shi)(shi)際采(cai)用(yong)的(de)(de)(de)(de)(de)廠商和芯(xin)片相(xiang)對較少。但(dan)隨(sui)著3nm量產(chan)時代的(de)(de)(de)(de)(de)到來，基(ji)于以(yi)上(shang)提(ti)到的(de)(de)(de)(de)(de)3nm制(zhi)程難度(du)的(de)(de)(de)(de)(de)大幅提(ti)升，Chiplet有望迎來快速增長(chang)期(qi)。這(zhe)一點(dian)在(zai)剛剛發布的(de)(de)(de)(de)(de)ISSCC 2022入選論文(wen)(wen)就可見一斑(ban)。與前(qian)兩(liang)年處(chu)于試水階(jie)段的(de)(de)(de)(de)(de)“冷清”狀況相(xiang)比，今(jin)年的(de)(de)(de)(de)(de)Chiplet論文(wen)(wen)爆發了(le)，特(te)別是(shi)今(jin)年兩(liang)大CPU廠基(ji)于Chiplet的(de)(de)(de)(de)(de)旗艦產(chan)品(pin)：英特(te)爾的(de)(de)(de)(de)(de)Ponte Vecchio和AMD的(de)(de)(de)(de)(de)3D-V Cache(Zen3)。特(te)別值得關注(zhu)的(de)(de)(de)(de)(de)是(shi)，這(zhe)兩(liang)款芯(xin)片都實(shi)(shi)現(xian)了(le)真正(zheng)意義(yi)上(shang)的(de)(de)(de)(de)(de)3D封裝，從(cong)維度(du)上(shang)超越(yue)了(le)2.5D的(de)(de)(de)(de)(de)CoWoS 和Fanout封裝技(ji)(ji)術(shu)(shu)（采(cai)用(yong)硅inerposer或者RDL外(wai)沿層(ceng)技(ji)(ji)術(shu)(shu)實(shi)(shi)現(xian)多層(ceng)平(ping)面互連）。通過3D堆疊(die)，互連維度(du)由線上(shang)升到面，從(cong)水平(ping)長(chang)距離(li)到垂直短距離(li)，從(cong)更高維度(du)地去挑戰馮諾依瓶頸(jing)。在(zai)實(shi)(shi)測數據中(zhong)，AMD 的(de)(de)(de)(de)(de)3D芯(xin)片效(xiao)率(lv)較傳統monolithic可以(yi)實(shi)(shi)現(xian)幾乎一代的(de)(de)(de)(de)(de)工(gong)藝紅利。也讓(rang)Chiplet集成(cheng)芯(xin)片成(cheng)為了(le)除了(le)尺寸微縮外(wai)，一條(tiao)完整的(de)(de)(de)(de)(de)新路(lu)徑(jing)。
實(shi)現Chiplet的(de)三項關(guan)鍵技術是(shi)多個(ge)Die的(de)互聯總線、高速(su)接口和3D封裝。在這方面，AMD是(shi)先行者(zhe)，也是(shi)最大(da)(da)的(de)受益者(zhe)，該公(gong)司(si)近幾年(nian)在服務器CPU市場上的(de)提升速(su)度較之以前大(da)(da)幅提升，成(cheng)功的(de)關(guan)鍵點就是(shi)Chiplet，特別是(shi)其相應的(de)總線和封裝工藝，功不可(ke)沒。
在即(ji)將(jiang)到(dao)來(lai)的3nm時代，Chiplet更加重要，也(ye)有(you)望實現爆發式增長(chang)。AMD也(ye)在不斷發展Chiplet的相關技(ji)術，今年6月，AMD就介紹過其3D垂直緩存技(ji)術，基于臺積電SoIC技(ji)術。隨著硅通(tong)孔（TSV）的增加，未來(lai)AMD會(hui)(hui)專(zhuan)注于更復雜的3D堆疊(die)技(ji)術，比如核心堆疊(die)核心，IP堆疊(die)IP，甚至(zhi)宏塊(kuai)可以3D堆疊(die)。最(zui)終(zhong)硅通(tong)孔的間距會(hui)(hui)變得非(fei)常(chang)緊(jin)密，以至(zhi)于模塊(kuai)拆分(fen)、折(zhe)疊(die)甚至(zhi)電路拆分(fen)都(dou)將(jiang)成為可能，這會(hui)(hui)徹(che)底(di)改變今天對(dui)處理器的認(ren)知。
英特(te)爾(er)同樣(yang)重視(shi)Chiplet的(de)相關(guan)技(ji)術(shu)。11月中旬，英特(te)爾(er)首次(ci)對外展示了(le)Meteor Lake測試芯片，讓業界第一次(ci)看(kan)到英特(te)爾(er)第14代(dai)酷(ku)睿系列處理器的(de)模樣(yang)。
Meteor Lake采用了模(mo)塊(kuai)(kuai)(kuai)化設計(ji)(ji)，至(zhi)少會有三個不(bu)同(tong)(tong)的(de)(de)(de)模(mo)塊(kuai)(kuai)(kuai)，分別是計(ji)(ji)算模(mo)塊(kuai)(kuai)(kuai)、SOC-LP模(mo)塊(kuai)(kuai)(kuai)（負責(ze)I/O）和(he)GPU模(mo)塊(kuai)(kuai)(kuai)。這(zhe)些模(mo)塊(kuai)(kuai)(kuai)可以搭配不(bu)同(tong)(tong)制程(cheng)節點(dian)的(de)(de)(de)模(mo)塊(kuai)(kuai)(kuai)進行堆(dui)疊，再使用EMIB技(ji)術互聯。通過Foveros封裝技(ji)術，可以將重(zhong)新設計(ji)(ji)、測試(shi)、流片等過程(cheng)統統省略(lve)，直接將不(bu)同(tong)(tong)IP、不(bu)同(tong)(tong)工藝(yi)(yi)的(de)(de)(de)各種成(cheng)熟方案封裝在一(yi)起。英特爾也會在Meteor Lake首次采用自家的(de)(de)(de)Intel 4制程(cheng)工藝(yi)(yi)（約等于目前市場上(shang)已量產的(de)(de)(de)7nm）。
據(ju)悉，Meteor Lake的(de)GPU模(mo)(mo)塊最低配置96個(ge)EU，最高可配置192個(ge)EU，相比Alder Lake和Raptor Lake有大(da)幅度提(ti)升。同(tong)時(shi)，其Xe-LP架構也會由Gen 12.2改進(jin)為Gen 12.7。據(ju)報道，Meteor Lake的(de)GPU模(mo)(mo)塊還將采用(yong)臺(tai)(tai)積電(dian)的(de)3nm工藝制(zhi)(zhi)造，SOC-LP模(mo)(mo)塊則采用(yong)臺(tai)(tai)積電(dian)的(de)4nm或(huo)5nm工藝制(zhi)(zhi)造，剩下的(de)計算(suan)模(mo)(mo)塊才是(shi)英(ying)特爾的(de)Intel 4制(zhi)(zhi)程。這是(shi)典型的(de)Chiplet架構，3nm、4nm或(huo)5nm混合使用(yong)，兼顧性能(neng)和成本(ben)。
結語
綜上，3nm制(zhi)程有(you)望(wang)使工藝技(ji)術、芯片架構(gou)、封(feng)裝和產業鏈上各環節(jie)廠商之間的(de)關系發(fa)生(sheng)明(ming)顯(xian)變化，從(cong)而帶動芯片業進入一個前所(suo)未有(you)的(de)發(fa)展階(jie)段。
