摩爾定律效應越來越弱，這在即將到來的3nm制程上體現得更加凸出。7nm還可以不依賴于EUV光刻機，但這在5nm時代已經不成立，EUV作用無可替代，而5nm又似乎是7nm向3nm過渡過程中得一個“緩沖”地帶，真正達到3nm的時代，由于工藝復雜度的大幅提升，以及相關材料、連接等配套技術的不成熟，使得3nm產業鏈上的各個環節都顯得力不從心，特別是芯片制(zhi)造和(he)(he)封測環節，代表(biao)企業自然是臺積(ji)電和(he)(he)三星，前進道路較之7nm和(he)(he)5nm時代，難度陡增。
臺積電也“畏懼”3nm的高成本
臺積電(dian)3nm制程仍延用(yong)FinFET晶體(ti)管架構，其主要優(you)勢在于(yu)(yu)可充分發揮EUV技術(shu)(shu)優(you)異的(de)光學(xue)能力，以及符(fu)合(he)預期的(de)良(liang)率表現，減少光罩缺(que)陷及制程堆棧(zhan)誤(wu)差(cha)，并降低整體(ti)成本(ben)。相較于(yu)(yu)三星3nm制程使(shi)用(yong)的(de)GAA（Gate-All-Around）技術(shu)(shu)，臺積電(dian)依(yi)然處于(yu)(yu)優(you)勢地位。
不過，要(yao)實現3nm制程量(liang)產，臺積(ji)電還(huan)需要(yao)克(ke)服一系列困難。
3nm制程面(mian)臨芯片設計復(fu)雜度(du)以(yi)及晶圓代工(gong)成(cheng)本飆升(sheng)等(deng)問題(ti)，還(huan)有EUV光(guang)刻機采購成(cheng)本創新高，產出吞吐量提升(sheng)速度(du)放緩，推升(sheng)3nm晶圓代工(gong)報價恐達3萬美元。
近期，有消息傳出，蘋果可能考慮到成(cheng)本關系，推遲手(shou)機芯(xin)片采用(yong)3nm制(zhi)(zhi)程(cheng)，不過(guo)這一消息并(bing)(bing)未得(de)到證實。實際上(shang)，為了改善(shan)成(cheng)本，臺積(ji)電(dian)專(zhuan)門制(zhi)(zhi)定(ding)了EUV改善(shan)計(ji)劃，并(bing)(bing)改良(liang)EUV光刻(ke)機設計(ji)，以(yi)(yi)及(ji)導(dao)入先進封(feng)裝，以(yi)(yi)求更(geng)多客(ke)戶愿意采用(yong)3nm制(zhi)(zhi)程(cheng)。
EUV設備耗電量是(shi)DUV的(de)10倍。臺積電通過設備程序修正，將EUV光脈(mo)沖能量優化，并重新設計(ji)反(fan)射(she)結構(gou)，有效(xiao)提(ti)了3%反(fan)射(she)率(lv)。臺積電還分析二氧化碳雷射(she)系統(tong)放大器的(de)運轉數據(ju)，采用變(bian)動頻(pin)率(lv)取代固定頻(pin)率(lv)的(de)方式，提(ti)升了EUV設備5%的(de)能源(yuan)使用效(xiao)率(lv)。這些工作主要就是(shi)針(zhen)對3nm制程的(de)。
另外，臺積電有望啟動EUV持續改善計劃（CIP），目的是增(zeng)加芯片尺寸的同時，減少EUV光罩(zhao)使用道數。以ASML今年推出的NXE：3600D為例(li)，其價格(ge)高達1.4～1.5億美(mei)元，每小時可處理160片12英寸晶(jing)圓(yuan)，4nm制程(cheng)上，EUV光罩(zhao)大約在14層之內，而3nm制程(cheng)將達到(dao)25層，導(dao)致成本(ben)暴增(zeng)。
通過CIP，有望將光(guang)罩降至20層，雖然芯片尺寸將略為增加(jia)，但(dan)是有助于(yu)降低生產成本與(yu)晶圓代工(gong)報價。
除(chu)了制造，3nm芯片封(feng)裝也(ye)是(shi)一(yi)大(da)挑戰，屆時(shi)，3D封(feng)裝技術將(jiang)全面(mian)導入(ru)(ru)量產(chan)，同時(shi)，隨著(zhu)3nm制程技術和(he)成本的增加，Chiplet堆疊和(he)封(feng)裝技術也(ye)將(jiang)大(da)面(mian)積鋪開。這些都使(shi)得臺積電需要投入(ru)(ru)更多(duo)的資源(yuan)和(he)精力(li)。
正(zheng)是因為存在(zai)這(zhe)樣的狀況和趨勢，需要更多的合作。近期(qi)，有臺灣(wan)地區(qu)媒體報道(dao)，臺積電已將(jiang)2.5D封(feng)裝(zhuang)技術(shu)(shu)CoWoS（Chip On Wafer On Substrate）業(ye)務的部分流程(cheng)（On Substrate，簡稱oS）外包給了OSAT廠商，主要集中在(zai)小(xiao)批量定制產品(pin)方面。而類似(si)的合作模式預計將(jiang)在(zai)未來(lai)的3D IC封(feng)裝(zhuang)中繼續存在(zai)。CoWoS技術(shu)(shu)先將(jiang)芯片(pian)通過Chip on Wafer（CoW）的封(feng)裝(zhuang)制程(cheng)連接(jie)至(zhi)硅晶(jing)圓，再把(ba)CoW芯片(pian)與(yu)基板連接(jie)（oS）。
臺積電擁有高度自動化的(de)晶圓級(ji)封裝技術，而oS流(liu)程無法(fa)實現自動化的(de)部分較多(duo)，需要更多(duo)人力，而日月光（ASE）、硅品、安靠（Amkor）等頂尖OSAT廠(chang)商在oS流(liu)程處理方面的(de)經驗更多(duo)。
在封裝(zhuang)業(ye)(ye)務方面，臺(tai)積(ji)(ji)電最賺錢的是(shi)(shi)晶(jing)圓級SiP技術，如(ru)CoW和(he)WoW，其次是(shi)(shi)FOWLP和(he)InFO，而oS的利潤最低(di)。由于(yu)Chiplet需求顯著(zhu)增長，預計(ji)臺(tai)積(ji)(ji)電會將更多的低(di)利潤封裝(zhuang)業(ye)(ye)務交(jiao)給OSAT。
三星押寶新架構
與臺積電延續使(shi)(shi)用FinFET晶(jing)體(ti)管架(jia)構不同，三星的(de)(de)(de)3nm制程(cheng)將進入GAA時代，這也(ye)是芯片(pian)制造史上首次采用該架(jia)構，也(ye)算是一個(ge)里程(cheng)碑了(le)。GAA架(jia)構的(de)(de)(de)優勢在于可以擴展驅動處理器和組件(jian)的(de)(de)(de)能力，使(shi)(shi)其具有更高(gao)的(de)(de)(de)性能和更低的(de)(de)(de)功耗。
三星的先進(jin)制(zhi)(zhi)程(cheng)(cheng)時間表(biao)顯示，本來2021年就要投產3nm制(zhi)(zhi)程(cheng)(cheng)，但要全面轉(zhuan)移(yi)至最新(xin)技術難度(du)相當高(gao)，2022年上半年才會推(tui)出(chu)3nm制(zhi)(zhi)程(cheng)(cheng)，臺積(ji)電(dian)3nm制(zhi)(zhi)程(cheng)(cheng)將(jiang)在同年下半年推(tui)出(chu)。但具體量產時間和良率情(qing)況，還要等到出(chu)貨后才能見分曉。
三星強調，與5nm制程相比(bi)，其首顆3nm制程GAA技術芯片(pian)面積(ji)將縮小35%，性能提(ti)高 30% 或功耗(hao)降低(di) 50%。三星也表示(shi)3nm制程良率正在逼近4nm，預計2022 年(nian)推出(chu)第一代 3nm 3GAE 技術，2023年(nian)推出(chu)新(xin)一代3nm 3GAP技術。
要(yao)想實現以上目(mu)標，三星(xing)還需(xu)要(yao)客服不少技(ji)術(shu)難題(ti)。有業內人士表示(shi)，目(mu)前，三星(xing)的3nm GAA工藝依然(ran)面臨著漏電等關鍵技(ji)術(shu)問(wen)(wen)題(ti)，性能(neng)和成本方(fang)面可能(neng)也存在(zai)一(yi)些問(wen)(wen)題(ti)，或(huo)許將依然(ran)不敵(di)臺(tai)積電3nm FinFET工藝。
在封裝方面，三星也面臨著與臺積電類似的挑戰，那就是3nm封裝需要投入更多的資源和精力，也需要有合作伙伴提供支持。11月11日，三星宣布，已開發出混合基板立方體 (H-Cube) 技術，這是其最新的 2.5D 封裝解決方案，專門用于需要高性能和大面積的高性能計算、人工智能、數據中心和網(wang)絡(luo)芯片。而(er)H-Cube技術和該公司與三星電機(ji) (SEMCO) 和 Amkor Technology 聯合開(kai)發的。
隨著(zhu)(zhu)一個封(feng)(feng)裝(zhuang)中的(de)(de)芯片數(shu)量(liang)和(he)尺寸(cun)的(de)(de)增加或(huo)需要(yao)高(gao)帶寬通信，大(da)面積封(feng)(feng)裝(zhuang)變得越來越重(zhong)要(yao)。對(dui)于包括中介層在內的(de)(de)Die的(de)(de)附著(zhu)(zhu)和(he)連(lian)(lian)接，細(xi)間距基板(ban)是(shi)必(bi)不可少(shao)的(de)(de)，但(dan)隨著(zhu)(zhu)尺寸(cun)的(de)(de)增加，價格會顯著(zhu)(zhu)上漲。H-Cube技術采(cai)用(yong)混合(he)基板(ban)與能(neng)夠進行精細(xi)凸塊連(lian)(lian)接的(de)(de)細(xi)間距基板(ban)和(he)高(gao)密度互連(lian)(lian) (HDI) 基板(ban)相結合(he)，以實現(xian)大(da)尺寸(cun)的(de)(de) 2.5D 封(feng)(feng)裝(zhuang)。
當(dang)集成六個或更多(duo) HBM 時，大(da)面(mian)積基板(ban)(ban)的制(zhi)造難度迅速增加(jia)，導(dao)致(zhi)效率下降。三星通過應用混合(he)基板(ban)(ban)結構(gou)解決了(le)這個問(wen)題，其(qi)中(zhong)易于大(da)面(mian)積實(shi)施的HDI基板(ban)(ban)重疊在(zai)高(gao)端細(xi)(xi)間(jian)距(ju)基板(ban)(ban)下。通過將連接芯片和基板(ban)(ban)的焊球間(jian)距(ju)比傳統焊球間(jian)距(ju)減少 35%，可(ke)以(yi)將細(xi)(xi)間(jian)距(ju)基板(ban)(ban)的尺寸最小化，同(tong)時在(zai)細(xi)(xi)間(jian)距(ju)基板(ban)(ban)下增加(jia) HDI 基板(ban)(ban)。
AMD轉單傳聞
近些年，隨著(zhu)AMD業(ye)務(wu)的風(feng)生水起，其對先(xian)進制(zhi)程的需求量快速提升(sheng)，在7nm和5nm方面，AMD已經成為(wei)臺(tai)積(ji)電的第二大(da)客戶。不出意外的話，該公(gong)司(si)的下一代Zen 5架構霄龍（EPYC）Turin 處理器，也將采用臺(tai)積(ji)電的3nm制(zhi)程。
然(ran)而，自(zi)從(cong)三(san)星宣布了3nm制(zhi)程工藝(yi)計(ji)劃后，市(shi)場不斷傳出(chu)高通(tong)和AMD愿意采用，除了三(san)星可(ke)以提供(gong)從(cong)設(she)計(ji)到生產(chan)的全(quan)套服務配(pei)合(he)(he)外，其代工報價相對(dui)低(di)廉絕對(dui)是讓高通(tong)和AMD心動的原因(yin)，這點在(zai)英偉達與(yu)三(san)星在(zai)8nm工藝(yi)的合(he)(he)作上就有很好的體現(xian)。
雖然AMD一直將臺積電(dian)作為(wei)主要(yao)代(dai)工廠(chang)，但一直希望有(you)第二(er)家晶圓代(dai)工廠(chang)能有(you)所分擔，特(te)別是英特(te)爾(er)現在也選(xuan)擇了臺積電(dian)進行代(dai)工。由于AMD不可(ke)能與進入(ru)晶圓代(dai)工市場的(de)英特(te)爾(er)合作，三(san)星(xing)也就成為(wei)唯一候選(xuan)。據了解，AMD或許(xu)會(hui)選(xuan)擇三(san)星(xing)生產GPU和非主力平(ping)臺的(de)CPU，不過仍(reng)要(yao)視乎三(san)星(xing)3nm工藝的(de)技術和良品率而(er)定。
而且，最(zui)近幾年，AMD與(yu)三星一直在GPU技術(shu)方面(mian)保持著合(he)作關系(xi)(xi)。2019年，三星與(yu)AMD宣(xuan)布達成多年戰略合(he)作關系(xi)(xi)，三星獲得AMD的(de)GPU IP授權，允許三星在與(yu)AMD不(bu)發生競爭關系(xi)(xi)的(de)領域使用其GPU IP，如說手機、平板電腦等。而三星得到的(de)IP不(bu)會出現在PC平臺上。
在今年5月舉辦的(de) 2021 Computex 臺北電腦展上，AMD公司(si)CEO蘇姿(zi)豐宣布將把(ba)自家(jia)的(de) RDNA 2架構GPU帶到三星 Exynos SoC 上，代替原(yuan)有的(de) Mali GPU。
7月，有消息認識爆料(liao)，三(san)星即(ji)將推出(chu)代號為(wei)“Pamir（帕米爾）”的Exynos 2200處理(li)器，基于(yu)4nm工(gong)藝制程打造，集成了AMD GPU。根據此前披露的信(xin)息，三(san)星Exynos 2200將采用(yong)(yong)(yong)RDNA2圖形(xing)微架構，這是PlayStation 5、Xbox Series X和(he)AMD Radeon RX顯卡中使(shi)用(yong)(yong)(yong)的技(ji)術。不(bu)過，由于(yu)架構和(he)功耗的原因，三(san)星Exynos與(yu)AMD GPU結合(he)后(hou)的具體表現(xian)可能不(bu)會達到與(yu)游戲機和(he)PC甚至筆記本電腦相同的水(shui)平，但(dan)它仍然可以使(shi)三(san)星的Exynos在競(jing)爭中獲得(de)優(you)勢。按照(zhao)慣例，三(san)星Galaxy S22系列預計會率(lv)先商用(yong)(yong)(yong)Exynos 2200處理(li)器。
因此(ci)，基于近些年良好的(de)合作關系，以及3nm制程難度和風(feng)險水平(ping)的(de)提升，AMD有一家芯片代工(gong)備選廠(chang)商，也是合理的(de)。具體(ti)情況如何(he)，就(jiu)看明年3nm的(de)量產情況了(le)。
Chiplet有望在3nm時代爆發
近些(xie)年，Chiplet的(de)出(chu)現，就是因為7nm、5nm先(xian)進(jin)制(zhi)(zhi)程的(de)成本(ben)(ben)過(guo)高(gao)，使得多數(shu)廠商(shang)望而卻(que)步，為了讓先(xian)進(jin)制(zhi)(zhi)程不斷(duan)普(pu)及，讓更多廠商(shang)受(shou)惠(hui)的(de)同(tong)時，能較好地控制(zhi)(zhi)成本(ben)(ben)，采用將不同(tong)制(zhi)(zhi)程的(de)多個Die封裝在一起的(de)Chiplet技術受(shou)到(dao)了越來越多的(de)關注(zhu)。
不過，目前(qian)已(yi)經量產(chan)的(de)(de)(de)(de)最先進(jin)制程(cheng)是5nm，此(ci)時(shi)的(de)(de)(de)(de)Chiplet技(ji)(ji)術(shu)還(huan)處于起(qi)步階段，實(shi)(shi)(shi)(shi)際采(cai)用(yong)的(de)(de)(de)(de)廠(chang)(chang)商(shang)和(he)芯(xin)片(pian)相對較少。但(dan)隨著(zhu)3nm量產(chan)時(shi)代的(de)(de)(de)(de)到(dao)來(lai)，基于以上(shang)提到(dao)的(de)(de)(de)(de)3nm制程(cheng)難度(du)的(de)(de)(de)(de)大幅提升，Chiplet有望迎來(lai)快速增長期。這(zhe)一點在剛剛發布(bu)的(de)(de)(de)(de)ISSCC 2022入選論文就可見(jian)一斑(ban)。與前(qian)兩年處于試水(shui)階段的(de)(de)(de)(de)“冷清”狀況(kuang)相比(bi)，今年的(de)(de)(de)(de)Chiplet論文爆發了，特別是今年兩大CPU廠(chang)(chang)基于Chiplet的(de)(de)(de)(de)旗艦(jian)產(chan)品：英特爾的(de)(de)(de)(de)Ponte Vecchio和(he)AMD的(de)(de)(de)(de)3D-V Cache(Zen3)。特別值得關注的(de)(de)(de)(de)是，這(zhe)兩款芯(xin)片(pian)都(dou)實(shi)(shi)(shi)(shi)現了真正意義(yi)上(shang)的(de)(de)(de)(de)3D封裝，從(cong)(cong)維度(du)上(shang)超越了2.5D的(de)(de)(de)(de)CoWoS 和(he)Fanout封裝技(ji)(ji)術(shu)（采(cai)用(yong)硅inerposer或者RDL外沿層技(ji)(ji)術(shu)實(shi)(shi)(shi)(shi)現多層平面(mian)互(hu)連(lian)）。通過3D堆疊，互(hu)連(lian)維度(du)由(you)線上(shang)升到(dao)面(mian)，從(cong)(cong)水(shui)平長距離到(dao)垂直短距離，從(cong)(cong)更高維度(du)地去挑戰(zhan)馮諾依瓶頸。在實(shi)(shi)(shi)(shi)測數據中，AMD 的(de)(de)(de)(de)3D芯(xin)片(pian)效(xiao)率(lv)較傳統(tong)monolithic可以實(shi)(shi)(shi)(shi)現幾(ji)乎(hu)一代的(de)(de)(de)(de)工藝紅利(li)。也讓Chiplet集成(cheng)芯(xin)片(pian)成(cheng)為了除了尺寸微縮外，一條完整(zheng)的(de)(de)(de)(de)新路(lu)徑。
實現Chiplet的(de)三項關鍵技(ji)術(shu)是多個Die的(de)互(hu)聯總線、高速接口和3D封(feng)裝。在這方面，AMD是先(xian)行者，也(ye)是最大的(de)受益(yi)者，該公司近幾(ji)年在服務器CPU市場上(shang)的(de)提升速度較之以前大幅提升，成功(gong)的(de)關鍵點就是Chiplet，特(te)別是其相應的(de)總線和封(feng)裝工藝，功(gong)不可沒。
在即將到來的(de)(de)(de)3nm時代，Chiplet更(geng)加(jia)重要，也有望實現爆發式增(zeng)長。AMD也在不斷發展Chiplet的(de)(de)(de)相關(guan)技術，今年6月，AMD就介紹過其(qi)3D垂直緩存技術，基于臺積電SoIC技術。隨著(zhu)硅通孔(kong)(kong)（TSV）的(de)(de)(de)增(zeng)加(jia)，未來AMD會(hui)專(zhuan)注于更(geng)復雜的(de)(de)(de)3D堆(dui)(dui)疊(die)技術，比如(ru)核(he)心堆(dui)(dui)疊(die)核(he)心，IP堆(dui)(dui)疊(die)IP，甚(shen)至(zhi)宏塊(kuai)可以3D堆(dui)(dui)疊(die)。最終硅通孔(kong)(kong)的(de)(de)(de)間距會(hui)變(bian)(bian)得非(fei)常緊密，以至(zhi)于模塊(kuai)拆(chai)分(fen)、折疊(die)甚(shen)至(zhi)電路拆(chai)分(fen)都(dou)將成(cheng)為(wei)可能，這會(hui)徹底改變(bian)(bian)今天對處理器(qi)的(de)(de)(de)認(ren)知。
英(ying)(ying)特爾同樣(yang)重(zhong)視Chiplet的相關技術。11月中旬，英(ying)(ying)特爾首次對(dui)外展示(shi)了Meteor Lake測試芯(xin)片，讓業界(jie)第一次看到英(ying)(ying)特爾第14代酷(ku)睿(rui)系列(lie)處(chu)理(li)器的模樣(yang)。
Meteor Lake采用(yong)了模(mo)(mo)(mo)塊(kuai)(kuai)(kuai)化設計(ji)，至少會有(you)三個不同(tong)的(de)(de)模(mo)(mo)(mo)塊(kuai)(kuai)(kuai)，分(fen)別是計(ji)算模(mo)(mo)(mo)塊(kuai)(kuai)(kuai)、SOC-LP模(mo)(mo)(mo)塊(kuai)(kuai)(kuai)（負責(ze)I/O）和GPU模(mo)(mo)(mo)塊(kuai)(kuai)(kuai)。這些模(mo)(mo)(mo)塊(kuai)(kuai)(kuai)可(ke)以搭配不同(tong)制(zhi)程(cheng)節點的(de)(de)模(mo)(mo)(mo)塊(kuai)(kuai)(kuai)進行堆疊，再使用(yong)EMIB技術(shu)互聯。通過(guo)Foveros封(feng)裝技術(shu)，可(ke)以將重(zhong)新(xin)設計(ji)、測試(shi)、流片等(deng)過(guo)程(cheng)統(tong)統(tong)省(sheng)略，直接將不同(tong)IP、不同(tong)工藝(yi)的(de)(de)各種成(cheng)熟方案封(feng)裝在一起。英特爾也(ye)會在Meteor Lake首(shou)次采用(yong)自家的(de)(de)Intel 4制(zhi)程(cheng)工藝(yi)（約等(deng)于目前市場上(shang)已量產(chan)的(de)(de)7nm）。
據悉，Meteor Lake的GPU模(mo)塊最(zui)低配(pei)置96個(ge)(ge)EU，最(zui)高可配(pei)置192個(ge)(ge)EU，相比Alder Lake和Raptor Lake有(you)大幅(fu)度提升(sheng)。同時(shi)，其Xe-LP架構也會由Gen 12.2改(gai)進(jin)為(wei)Gen 12.7。據報道(dao)，Meteor Lake的GPU模(mo)塊還(huan)將采(cai)用(yong)臺積(ji)電的3nm工藝制造，SOC-LP模(mo)塊則采(cai)用(yong)臺積(ji)電的4nm或5nm工藝制造，剩(sheng)下(xia)的計算模(mo)塊才(cai)是英特爾的Intel 4制程。這是典型的Chiplet架構，3nm、4nm或5nm混合使用(yong)，兼顧性能和成本。
結語
綜上，3nm制程(cheng)有望(wang)使工藝技術、芯(xin)片架構、封(feng)裝和產業(ye)鏈上各環節廠商之(zhi)間的(de)關系發(fa)(fa)生明(ming)顯變化(hua)，從而帶動芯(xin)片業(ye)進(jin)入一個前所未(wei)有的(de)發(fa)(fa)展階段(duan)。
