集體電路(IC) 發明至(zhi)今(jin)已(yi)有50多(duo)年(nian)(nian)，自1991年(nian)(nian)問世以(yi)來(lai)，國際半導(dao)(dao)(dao)體技術(shu)藍圖(International Technology Roadmap for Semiconductors，ITRS) 一直是半導(dao)(dao)(dao)產業往前邁進(jin)的(de)(de)指南(nan)，藍圖預測半導(dao)(dao)(dao)體技術(shu)會遵循(xun)摩爾定(ding)律(Moore's Law) 的(de)(de)縮放節奏邁進(jin)。不(bu)過，在(zai)2016年(nian)(nian)7月ITRS所釋出的(de)(de)半導(dao)(dao)(dao)體產業「未來(lai)藍圖」報告顯示(shi)，估計微(wei)處(chu)(chu)理器(qi)中的(de)(de)晶體管(guan)體積(ji)將在(zai)2021 年(nian)(nian)開始(shi)停止縮小，這意(yi)味(wei)著微(wei)處(chu)(chu)理器(qi)中的(de)(de)晶體管(guan)數量將不(bu)會再如摩爾定(ding)律所說的(de)(de)會逐步增加，也(ye)就是說摩爾定(ding)律已(yi)宣告死(si)亡(wang)。隨著摩爾定(ding)律的(de)(de)死(si)亡(wang)，國際半導(dao)(dao)(dao)體技術(shu)藍圖ITRS也(ye)將步入歷史。取而(er)代之的(de)(de)，將是異構整合藍圖（Heterogeneous Integration Roadmap，HIR）。
雖然芯片設計和制程技術的創新仍然繼續，但進展已明顯趨緩，不管制程技術下殺到多少微米，芯片尺寸的縮減似乎已到了極限，更遑論同時要增加密度以提升性能。圖1及圖2是Alphabet的總裁John Hennessy 于2018 年7 月ERI會議中展示的兩張圖表。圖1顯示了40年間的DRAM的容量和密度增長放緩的情況；而圖2則顯示了40年間的CPU運算性能變化，明顯看出在近年成長已趨于平穩。
圖(tu)1. 40年(nian)間的DRAM的容量和密(mi)度增長放(fang)緩的情(qing)況（資料來源：J Hennessy, ERI Conf July 2018）
半(ban)導體(ti)產業(ye)(ye)協(xie)會(SIA) 于(yu)2016年(nian)7月(yue)正式宣告(gao)ITRS國際半(ban)導體(ti)技術藍(lan)圖時代的結束(shu)。其后SIA 和SRC (半(ban)導體(ti)研究(jiu)公司(si)，Semiconductor Research Corporation)于(yu)2017 年(nian)3 月(yue)聯合(he)發(fa)表了名(ming)為《半(ban)導體(ti)研究(jiu)機會：產業(ye)(ye)愿景和指(zhi)南(nan)》報(bao)告(gao)（Semiconductor Research Opportunities：An Industry Vision and Guide）。報(bao)告(gao)中指(zhi)出：「前進的道路并不(bu)像(xiang)摩爾(er)定律時代那樣清晰(xi)，然而，巨(ju)大的經濟(ji)和社會效益潛力(li)— 其中一(yi)些(xie)是可以預見的，但有一(yi)些(xie)只能想像(xiang)…… 在這個關鍵點上(shang)，需要(yao)產業(ye)(ye)界(jie)(jie)、政府(fu)和學術界(jie)(jie)攜手合(he)作，才能持續進步成長。」
圖(tu)2. 40年間的CPU運算性能成(cheng)長，近年已趨緩(huan)
（資(zi)料來源：J Hennessy, ERI Conf July 2018）
應用及市場需求帶動
在今天(tian)，電子產(chan)品已(yi)深深融入(ru)我(wo)們的(de)(de)社會結構，改變著我(wo)們的(de)(de)生(sheng)活、工作和娛樂方式(shi)，讓我(wo)們生(sheng)活在數位時代，為我(wo)們的(de)(de)全球生(sheng)活方式(shi)、產(chan)業(ye)和商業(ye)行(xing)為帶來(lai)高新的(de)(de)效(xiao)率(lv)。而這種效(xiao)率(lv)的(de)(de)達成主要(yao)歸功(gong)于高效(xiao)能運算芯片(pian)的(de)(de)產(chan)出。另一方面，大數據的(de)(de)形(xing)成則推(tui)動(dong)了(le)市場需(xu)求，從而形(xing)成了(le)技術研發的(de)(de)驅動(dong)力。
在現實層面，推動數據增(zeng)長的(de)市(shi)場力量包括(kuo)：
將數據、邏(luo)輯(ji)和應用程(cheng)序(xu)轉移到(dao)云端
社交媒(mei)體的推(tui)波(bo)助(zhu)瀾
行動設備(bei)的演變
5G／6G 通信加上物聯網(IoT)帶動
人工智能(AI)、虛擬現實(VR)及增強現實(AR)的應用
自動駕駛汽車(che)的興起(qi)及日漸(jian)普及
異構整合(he)興(xing)起
雖然制程(cheng)技術的演(yan)進(jin)已漸漸無法(fa)滿(man)足芯(xin)片「體積縮(suo)小性能提(ti)升」的無止(zhi)境(jing)需求，但需求并(bing)沒(mei)有消失，因(yin)此，人們開始往構(gou)裝(zhuang)技術動腦筋。
異構整(zheng)合是指(zhi)將單(dan)獨(du)制造的「組(zu)件(jian)」整(zheng)合到更高層(ceng)次的組(zu)裝(zhuang)（系統級(ji)封(feng)裝(zhuang)- System in a Package，SiP），以使(shi)整(zheng)體性能提升。系統級(ji)封(feng)裝(zhuang)不是隨便將兩(liang)個芯片封(feng)裝(zhuang)在一起就可以，而是必須滿足下列(lie)條件(jian)才行：
封裝后(hou)體積(ji)必須變小(xiao)：將不同功能的芯片與被動(dong)元件(jian)封裝成(cheng)一顆(ke)IC，所(suo)以(yi)封裝后(hou)體積(ji)必定(ding)比個別(bie)數顆(ke)IC還小(xiao)。
須整合(he)不(bu)同類型(xing)(xing)的封(feng)裝技術(shu)：必須將數種不(bu)同類型(xing)(xing)的封(feng)裝技術(shu)整合(he)在一起(qi)，與單純將多個芯片封(feng)裝在一起(qi)的小型(xing)(xing)封(feng)裝技術(shu)不(bu)同。
必(bi)須(xu)包(bao)含各種類(lei)型的主動與(yu)被動元件：必(bi)須(xu)包(bao)含處理器(qi)、記(ji)憶體、邏輯元件、類(lei)比元件等(deng)數(shu)個芯(xin)片，甚至必(bi)須(xu)將被動元件、連接器(qi)、天(tian)線等(deng)一起封裝進去。
在異構整(zheng)(zheng)合的定義中(zhong)(zhong)，「組(zu)件」指的是任何單元(yuan)，無論是單顆芯片、MEMS器件、被動元(yuan)件和組(zu)裝(zhuang)的封裝(zhuang)或子系統，都整(zheng)(zheng)合在一個封裝(zhuang)中(zhong)(zhong)。當(dang)中(zhong)(zhong)可以涉及到(dao)材(cai)料、元(yuan)件類(lei)型、電路類(lei)型、節點、互連方法……等(deng)等(deng)。
圖3. 異構整(zheng)合(圖左) 及系統級封裝(圖右)
（資料來(lai)源：日月光半導體(ti)）
大廠紛紛投入
在芯片(pian)堆疊密(mi)度增長(chang)及(ji)多芯片(pian)整合的需求下，大(da)廠(chang)紛紛投入(ru)先進(jin)(jin)封(feng)(feng)(feng)裝技(ji)(ji)術(shu)的發展。其中(zhong)又以運算(suan)芯片(pian)制(zhi)程(cheng)大(da)廠(chang)Intel、TSMC及(ji)Samsung的投入(ru)最為理所當然。這些大(da)廠(chang)將其先進(jin)(jin)制(zhi)程(cheng)技(ji)(ji)術(shu)所產出(chu)的芯片(pian)配合自家的先進(jin)(jin)封(feng)(feng)(feng)裝，來完成客戶的產品(pin)；而(er)封(feng)(feng)(feng)測大(da)廠(chang)日月(yue)光則是從(cong)本身的封(feng)(feng)(feng)裝技(ji)(ji)術(shu)出(chu)發，慢慢發展出(chu)2.5D及(ji)3D之(zhi)先進(jin)(jin)封(feng)(feng)(feng)裝技(ji)(ji)術(shu)(圖2)。
從圖2可見，整體來看，TSMC目前是站在比較領先的地位，從2.5D到(dao)3D封裝(zhuang)都有(you)相當完整的技術。另一方面，Intel的Foveros及(ji)EMIB也逐漸(jian)形成(cheng)了一個平臺。
由于先進封裝要求的(de)技(ji)術很(hen)高(gao)，因此很(hen)多(duo)大廠也(ye)相應(ying)的(de)在這方面投入很(hen)高(gao)的(de)資本(ben)支出。從圖3可見，2022年的(de)資本(ben)支出已(yi)達到(dao)10 ~ 40億的(de)等級。目前各大廠都有(you)本(ben)身的(de)技(ji)術平(ping)臺，而最近產出的(de)新產品也(ye)不少(shao)。
而其中(zhong)一個于2022年(nian)最(zui)重要的(de)動態是Intel于2022年(nian)3月邀請了臺(tai)積電、Samsung、AMD、Microsoft、Google、日月光等大(da)廠共同(tong)組成及(ji)推(tui)動UCIe小芯片聯盟(meng)，有助于小芯片（Chiplet）資料傳輸(shu)架構的(de)標準(zhun)化；未(wei)來(lai)在UCIe小芯片聯盟(meng)的(de)推(tui)動下，會(hui)越(yue)(yue)來(lai)越(yue)(yue)趨向標準(zhun)化，從而降低小芯片先進封裝設計的(de)成本(ben)。
此外，透(tou)過制定(ding)(ding)統一(yi)的(de)小芯(xin)片(pian)／晶粒（Die）間傳輸規范(fan)，以落(luo)實晶粒「隨插即用(yong)（Plug and Play）」的(de)目的(de)，使來自不同廠商、代工廠的(de)晶粒能在(zai)單一(yi)封裝內順利整(zheng)合，一(yi)定(ding)(ding)程度(du)上滿足了高(gao)階運(yun)算(suan)芯(xin)片(pian)持續提(ti)升(sheng)運(yun)算(suan)單元密度(du)以及整(zheng)合多(duo)元功能的(de)需(xu)求，成(cheng)為開(kai)發高(gao)階運(yun)算(suan)芯(xin)片(pian)的(de)關(guan)鍵。
UCIe自(zi)(zi)成立以(yi)來(lai)，已(yi)有數十家包含IC設(she)計(ji)、封(feng)測(ce)、材料設(she)備(bei)、電子設(she)計(ji)自(zi)(zi)動化系統等不同類型的業者(zhe)紛紛加入，顯示(shi)小芯片(pian)先進封(feng)裝的跨領(ling)域特性。從圖4可見，圖右的貢(gong)獻(xian)會員除了IDM、IC封(feng)測(ce)及IC設(she)計(ji)廠商外，還有EDA、ODM、記憶(yi)體、EMS及終端產品廠商， 顯示(shi)UCIe聯(lian)盟的影響力越來(lai)越廣。。
小(xiao)芯片聯盟先導的(de)(de)(de)推(tui)動成(cheng)員在標準主導上占了(le)一(yi)定的(de)(de)(de)優(you)勢(shi)，像Intel便推(tui)出了(le)自己(ji)的(de)(de)(de)開放式(shi)小(xiao)芯片平臺(tai)，如圖6左邊部(bu)分(fen)所示，可以用Intel自家的(de)(de)(de)CPU去整合客戶的(de)(de)(de)小(xiao)芯片，輔以Intel本身的(de)(de)(de)2.5D、3D技術(shu)去完成(cheng)完整的(de)(de)(de)封(feng)裝；而這就(jiu)是Intel推(tui)動其(qi)IDM 2.0一(yi)個很重要(yao)的(de)(de)(de)助(zhu)力(li)，提供了(le)一(yi)個平臺(tai)可讓Intel進行(xing)代(dai)工(gong)及封(feng)測(ce)服務。
不過，聯盟成員也(ye)不會獨厚Intel，目前已(yi)提供了成員數個小芯片封裝(zhuang)(zhuang)(zhuang)可用的(de)架(jia)構(gou)，包括圖6右邊的(de)標準2D封裝(zhuang)(zhuang)(zhuang)架(jia)構(gou)及2.5D封裝(zhuang)(zhuang)(zhuang)架(jia)構(gou) (可參考Intel的(de)EMIB、TSMC的(de)CoWoS及日月光(guang)的(de)FOCoS)。
大廠(chang)技術
經(jing)過(guo)長(chang)時間的研發，先(xian)(xian)導(dao)大廠的異(yi)構(gou)整合先(xian)(xian)進(jin)封(feng)整產(chan)品均已開始提供(gong)服務，像TSMC臺(tai)積電從CoWoS、InFO，到(dao)SoIC，已經(jing)累積豐富的先(xian)(xian)進(jin)封(feng)裝經(jing)驗，形成3D Fabric平臺(tai)；臺(tai)積電透過(guo)3D Fabric平臺(tai)，整合2.5／3D先(xian)(xian)進(jin)封(feng)裝技術，為(wei)頂級客戶客制(zhi)最佳化產(chan)品，透過(guo)綁定先(xian)(xian)進(jin)制(zhi)程，提供(gong)先(xian)(xian)進(jin)制(zhi)程代工到(dao)先(xian)(xian)進(jin)封(feng)裝的一條(tiao)龍服務，主要產(chan)品類別為(wei)HPC高效(xiao)能運算與(yu)高階智(zhi)慧型手機芯片。
就Intel的(de)(de)(de)部(bu)分，前面已經提(ti)過，發展(zhan)先(xian)進(jin)封裝(zhuang)技(ji)(ji)術(shu)為(wei)Intel IDM 2.0策(ce)略中關鍵(jian)的(de)(de)(de)一環。近期Intel陸續推出2.5D封裝(zhuang)的(de)(de)(de)嵌入式(shi)多(duo)芯(xin)(xin)片互連橋(qiao)接（Embedded Multi-die Interconnect Bridge, EMIB）技(ji)(ji)術(shu)、3D堆疊(die)的(de)(de)(de)Foveros技(ji)(ji)術(shu)，以及(ji)整(zheng)合2.5D與(yu)3D封裝(zhuang)的(de)(de)(de)共嵌入式(shi)多(duo)芯(xin)(xin)片互連橋(qiao)接Co-EMIB技(ji)(ji)術(shu)。Intel的(de)(de)(de)Foveros 封裝(zhuang)技(ji)(ji)術(shu)利用3D 堆疊(die)整(zheng)合不同(tong)的(de)(de)(de)邏輯芯(xin)(xin)片，為(wei)IC設計公司提(ti)供了很大的(de)(de)(de)靈活性(xing)，允許其將不同(tong)技(ji)(ji)術(shu)的(de)(de)(de)IP 區塊與(yu)各(ge)種記憶體和(he)I/O 元件(jian)混(hun)合和(he)搭配。Intel的(de)(de)(de)Foveros可(ke)以讓芯(xin)(xin)片產品(pin)分解成更小的(de)(de)(de)小芯(xin)(xin)片(chiplets) 或細芯(xin)(xin)片(tiles)，其中I/O、SRAM 和(he)電源傳輸電路整(zheng)合在基礎芯(xin)(xin)片中，而高性(xing)能(neng)邏輯小芯(xin)(xin)片則(ze)是堆疊(die)在頂部(bu)。
至于記(ji)(ji)憶(yi)(yi)(yi)體(ti)大廠Samsung則是提供(gong)記(ji)(ji)憶(yi)(yi)(yi)體(ti)堆疊(die)異構(gou)整合(he)封裝服務，包括其(qi)在(zai)2020 International Wafer-Level Packaging Conference （IWLPC）中展示的記(ji)(ji)憶(yi)(yi)(yi)體(ti)堆疊(die)（Memory Stack）異構(gou)整合(he)技術，以及其(qi)「X-Cube （eXtended-Cube）」3D封裝技術，包含把(ba)記(ji)(ji)憶(yi)(yi)(yi)體(ti)與其(qi)他芯片整合(he)，以及硅穿孔、微凸塊(kuai)等關鍵技術。
