由于摩爾定律放緩，芯片工藝雖然在(zai)(zai)進步(bu)，但(dan)集(ji)成(cheng)(cheng)的晶體管密度無法翻倍式提升，AMD、Intel等公司已(yi)經推(tui)出了Chiplet小(xiao)芯(xin)(xin)片架構，將多種芯(xin)(xin)片集(ji)成(cheng)(cheng)在(zai)(zai)一起，現在(zai)(zai)中國首個原(yuan)生Chiplet小(xiao)芯(xin)(xin)片標準也正式發布了。
據報道，在16日舉辦(ban)的(de)(de)“第二屆中國(guo)互連技(ji)術與產業大會(hui)”上，首個由中國(guo)集成電(dian)路領域相關企(qi)業和專(zhuan)家(jia)共同主導制定的(de)(de)《小芯片接(jie)口總線技(ji)術要求》團(tuan)體標準正式通過工信部(bu)中國(guo)電(dian)子工業標準化技(ji)術協會(hui)的(de)(de)審(shen)定并(bing)發布。
據(ju)悉，這是中國首個原生Chiplet技術標準。
小(xiao)(xiao)芯(xin)(xin)片（Chiplet，又名(ming)芯(xin)(xin)粒）技術，是一(yi)種模塊化(hua)芯(xin)(xin)片技術，可將多(duo)個不同功(gong)能(neng)的小(xiao)(xiao)型芯(xin)(xin)片拼搭形成(cheng)模組，以(yi)實現多(duo)種處理功(gong)能(neng)。
據了(le)解，小(xiao)芯片系(xi)統將傳(chuan)統片上(shang)系(xi)統（SoC）所需的微(wei)處理器、模(mo)擬(ni)IP核、數字(zi)IP核和(he)存儲(chu)器等模(mo)塊分開(kai)制(zhi)(zhi)造(zao)，并在后道工(gong)藝中(zhong)集成為(wei)一個(ge)芯片模(mo)組(zu)，可(ke)實現不同模(mo)塊的混用(yong)、復(fu)用(yong)，且各模(mo)塊不需要在同一制(zhi)(zhi)程節點制(zhi)(zhi)造(zao)，在成本和(he)良率上(shang)具有優勢。
今(jin)年3月(yue)(yue)，UCIe(Universal Chiplet Interconnect Express)產業聯(lian)盟(meng)由日(ri)月(yue)(yue)光、AMD、ARM、Google Cloud、Intel、微(wei)軟、高通、三星和臺(tai)積電十(shi)家公司(si)正(zheng)式成立，聯(lian)盟(meng)成員將攜(xie)手推動Chiplet接口規范的標準(zhun)化(hua)，并已推出UCIe 1.0版本規范。
UCIe是一種開放的(de)(de)Chiplet互連(lian)規范，其定義(yi)了封裝內Chiplet之間的(de)(de)互連(lian)，以實現Chiplet在封裝級別的(de)(de)普遍(bian)互連(lian)和開放的(de)(de)Chiplet生態系(xi)統。
